基于多环锁相宽带细步进频率合成器的设计

数字PPL频率合成器的原理与使用

龙源期刊网 https://www.360docs.net/doc/841908706.html, 数字PPL频率合成器的原理与使用 作者：伊力多斯·艾尔肯 来源：《中国科技博览》2013年第36期 中图分类号：TN742.1 文献标识码：A 文章编号：1009-914X（2013）36-0323-01 中波广播发射机载波频率振荡器能在531KHZ--1602KH频段内提供，1KHZ为间隔的1071个频率点。这些频点的载波振荡频率稳定度和精度都应满足系统的性能要求，并能迅速变换。显然常用的晶体振荡器无法满足上述要求，因为尽管晶体振荡器能提供高稳定的振荡频率，但其频率值单一，只能在很小的频率段内进行微调。频率合成技术则是能够实现上述要求的一种新技术，数字PLL频率合成器是目前应用最广泛的一种频率合成器，它与模拟PLL频率合成器的区别在于数字PLL中采用除法器（分频器），而不是用频率减法器来降低输入鉴相器频 率的。由于分频器可以很方便的用数字电路来实现，而且还具有可储存可变换的功能。因此它比一般的模拟PLL频率合成器更方便、更灵活。此外，数字电路易于集成和超小型化。 PLL即相位锁定环路，它是自动控制两振荡信号频率相等和相位同步的闭环系统，频率合成是指用可变分频器的方法将一个（或多个）基准频率信号转换为频率按比例降低或升高的另一个（或多个）所需频率信号的技术，采用PLL技术的频率合成器称为锁相环路频率合成 器，图（1）所示为数字PLL合成器的原理框图。它主要有鉴相器（PD），压控振荡器（VCO），基准晶体振荡器，基准分频器（1/R），前置分频器（1/K），可编程分频器也叫程控分频器（1/N），低通滤波器（LPF）等组成。可编程分频器的分频系数N由二进制码Po---Pn制定（如图1）。 其中鉴相器（PD）是完成压控振荡器（VCO）的输出信号U0（t），经前置分频和程控分频的信号Uf（T）与输入信号Ui（t）的相位比较，得到误差相位Φe（t）=Φf（t）-Φi（t），产生一个输出电压Ud（t），这个电压的大小直接反映两个信号相位差的大小，电压的极性反应输入信号Ui（t）超前或滞后于Uf（t）的相对相位关系。由此可见，PD在环路中是用来完成相位差电压转换作用，其输出误差电压是瞬间相位的函数。低通滤波器（LPF）滤除Ud （t）中的高频分量与噪声成分，得到控制信号Uc（t），压控振荡器（VCO）受Uc（t）控

锁相技术与频率合成器(讲座复习资料)

222 锁相技术与频率合成器 第一节 教学主要内容 一、反馈控制电路 (一)基本概念 1．采用反馈控制电路的目的是提高通信系统的技术性能，或者实现某些特殊的高指标要求。 2．通信系统中常用的有自动振幅控制、自动频率控制和自动相位控制。 3．反馈控制电路是由被控对象和反馈控制器两部分组成。 图10-1 反馈控制电路的组成方框图 4．反馈控制电路中X o 为系统的输出量，X R 为系统的输入量，是反馈控制器的比较标准。 5．根据实际工作的需要，每个反馈控制电路的X o 和X R 之间都具有确定的关系，例如X o =g (X R )。若这一关系受到破坏，则反馈控制器就能够检测出输出量与输入量的关系偏离X o =g (X R )的程度，产生相应的误差量X e , 加到被控对象上对输出量X o 进行调整，使X o 与X R 之间的关系接近或恢复到预定的关系X o =g (X R )。 (二)自动相位控制电路(锁相环路) 1．用途：在通信系统中能实现频率合成、频率跟踪等许多功能。 2.锁相环路的被控量是相位，被控对象是压控振荡器(VCO)。在反馈控制器中对振荡相位进行比较。利用误差量对VCO 的输出相位进行调整。 图10-4 自动相位控制方框图

223 3. VCO 输出电压的相位受u c 控制。而u c 是VCO 的输出电压的相位θV 与环路输入相位θR 经鉴相器产生的误差电压u e 经环路滤波器后得到的控制电压。 4．控制环路的输入量为θR ，输出量为θV 。 二、自动相位控制电路(锁相环路) (一)锁相环路的基本原理 1．鉴相器及其相位模型 (1)功能：比较输入信号相位和VCO 输出信号的相位，其输出电压与两信号的相位差成正比。 (2)实现电路：模拟乘法器 图10-5 等效鉴相器 (3)鉴相特性 鉴相器的输入信号分别为 u V (t )=U Vm cos ［ωo t +θV (t )］ u R (t )=U Rm sin ［ωR t +θR (t )］=U Rm sin ［ωo t +(ωR -ωo )t +θR (t )］=U Rm sin ［ωo t +θ1(t )］ 式中，θ1(t )=(ωR -ωo )t +θR (t )称为输入信号以相位ωo t 为参考的瞬时相位。 经相乘器，其输出电压 ()()M R V u K u t u t 为 K M u R (t )u V (t )=K M U Rm sin ［ωo t +θ1(t )］U Vm cos ［ωo t +θV (t )］ = 1 2K M U Rm U Vm sin ［2ωo t +θ1(t )+θV (t )］ +1 2 K M U Rm U Vm sin ［θ1(t )-θV (t )］ 式中，K M 为乘积系数，单位1/V 。由于环路有低通滤波，起作用的是低频分量，即 u d (t )= 1 2 K M U Rm U Vm sin ［θ1(t )-θV (t )］=K d sin θe (t ) 式中，K d =K M U Rm U Vm /2为鉴相器的最大输出电压。θe (t )=θ1(t )-θV (t )为鉴相器输入信号的瞬时相差。可见，乘法器作为鉴相器的鉴相特性是正弦特性。 (4)鉴相器的相位模型

锁相频率合成器

《高频电子线路》课程设计 设计题目：锁相频率合成器的组装及调试专业： 班级： 学生姓名： 学号： 起止日期： 指导教师： 2012年6月 9日

锁相频率合成器的安装及调试 王威 09通信工程 摘要：通过对晶体振荡器，参考分频器，鉴相器，环路滤波器，压控振荡器，分频器这些元器件进行组装构成锁相频率合成器，阐述了锁相频率合成器的工作原理，分析了锁相环的组装和工作过程，仔细设计了仿真电路图，通过对环路滤波器的重点设计，改善了环路的捕获性能，进一步抑制鉴相器输出电压中的载频分量和高频噪声，降低由VCO控制电压的不纯而引起的寄生输出以及其他各种杂散噪声，在试验中采用了集成锁相环路来简化电路的设计，最后对设计及实验结果进行了分析总结。 关键词：锁相环路；分频器；VCO；环路滤波；鉴相器 Abstract: based on the crystal oscillator, reference prescaler, the phase discrimination, loop filter, VCO, prescaler these components to assembly made phase-locked frequency synthesizer, expounds the phase-locked frequency synthesizer work principle, analyzes the phase locked loop assembly and work process, carefully designed the simulation diagram, through the loop of the filter key design, improve the loop of capture performance, further restrain phase discrimination of output voltage transmits the weight and high frequency noise, reduce the VCO control by the voltage of the not pure and is caused by the parasitic output and all kinds of other stray noise, used in the test in the integrated phase lock loop to simplify the circuit design, the design and the experimental results were analysed. Keywords: phase lock loop; Prescaler; VCO; The loop filtering; Phase discrimination is 1.设计要求: （1）测量频率合成输出频率范围。 （2）频率分辨率。 （3）测量频率合成器输出频率和分频比的关系。 （4）调测频率合成器的输出波形。

毕业设计论文：PLL锁相环电路

摘要 随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。本次毕业设计的主要任务是，采用0.18μm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker。 本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。 关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计， 0.18μm CMOS 工艺 Abstract

With the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly. The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18 μ m CMOS technolog. yThe design focus on the layout of the PLL circuit, and the design tools is the Laker. This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements. Key words: PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18

数字频率合成器报告论文

南京信息职业技术学院电子产品设计报告 作者系部专业题目赵小平学号38 电子信息学院 电子信息工程技术 数字频率合成器的设计 指导教师李震涛

完成时间：2018 年 10月 5日 目录 1摘要 ............................................................. 2数字频率合成器的设计 3数字频率合成器的组成及工作原理 ................................... 3.1数字频率合成器的组成 ......................................... 3.2锁相环的工作原理 ............................................. 3.3参考振荡器的工作原理 ......................................... 3.4可变分频器和分频比控制器的工作原理 ........................... 3.5消抖动电路的工作原理 ......................................... 3.6数码显示电路的工作原理 ....................................... 4数字频率合成器的设计任务和性能指标 ............................... 5频率合成器的调试 ................................................. 5.1晶体振荡器与 4000分频电路调试 ............................... 5.2消抖动电路和预置分频电路的安装和调试 ........................ 5.3锁相环电路和可变分频电路安装和调试 .......................... 5.4频率合成器总体电路调试说明 .................................. 结论 参考文献（第 4章数字频率合成器的设计（ 8课时） PPT） （《电子技术基础—数字部分》华中理工大学教研室编康华光主编）附录一：数字频率合成器原理图 附录二：频率合成器元器件清单

锁相环频率合成器

锁相频率合成器的设计 引言： 锁相频率合成器是基于锁相环路的同步原理，有一个高准确度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环的作用产生需要的频率。 一． 设计任务和技术指标 1. 工作频率范围：300kHz —700kHz 2. 电源电压：Vcc=5V 3. 通过原理图确定电路，并画出电路图 4. 计算元件参数选取电路元件（R1，R2，C1及环路滤波器的配置） 5. 组装连接电路，并测试选取元件的正确性 6. 调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间t c ） 7. 总结并撰写实验报告 二． 设计方案 原理框图如下： 由上图可知，晶体振荡器的频率f i 经过M 固定分频后得步进参考频率f REF ，将f REF 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出U d 正比于两路输入信号的相位差，U d 经环路滤波得到一个平均电压U c ，U c 控制VCO 频率f 0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或某一直流电平。锁定后的频率为f i /M=f 0/N=f REF 即f 0=(N/M)f i =Nf REF 。当预置分频数N 变化时，输出信号频率f 0随着发生变化。 三． 电路原理与设计 （一） 晶体振荡器的设计 用2.5M 晶体和非门组成2.5MHz 振荡器。如下图所示： （二） M 分频电路

分频器选用74LS163，M=100 （三）锁相环的设计 CD4046压控振荡电路图如下： 数字锁相环CD4046有两个鉴相器、一个VCO、一个源极跟随器（本实验未用）和一个齐纳二极管组成。鉴相器有两个共用的输入端PCA IN和PCB IN，输入端PCA IN既可以与大信号直接匹配，又可间接与小信号相接。

基于锁相环的频率合成器..

综合课程设计 频率合成器的设计与仿真

前言 现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。 本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。 一、频率合成器简介 频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。 频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。 本次实验设计的是锁相频率合成器。

全数字锁相环毕业设计终稿

安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

锁相式频率合成器

第一章概述 1．1频率合成技术及其发展 随着通信、数字电视、卫星定位、航空航天和遥控遥测技术的不断发展, 对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的要求越来越高。为了提高频率稳定度, 经常采用晶体振荡器等方法来解决, 但它不能满足频率个数多的要求, 因此, 目前大量采用 频率合成技术。频率合成的方法主要有三种：直接合成模拟式频率合成、直接数字频率合成和锁相频率合成。 通过对频率进行加、减、乘、除运算, 可从一个高稳定度和高准确度的标准频率源, 产生大量的具有同一稳定度和准确度的不同频率。频率合成器是从一个或多个参考频率中产生多种频率的器件。它是现代通讯系统必不可少的关键电路, 广泛应用于数字通信、卫星通信、雷达、导航、航空航天、遥控遥测以及高速仪器仪表等领域。以通信为代表的信息产业是当代发展最快的行业,因此, 频率合成器也得到了较快发展, 形成了完善的系列品种, 市场需求也特别大。频率合成器的技术复杂度很高, 经过了直接合成模拟式频率综合器、锁相式频率综合器、直接数字式频率综合器（DDS）三个发展阶段。 直接合成模拟式频率合成器是通过倍频器、分频器、混频器, 对频率进行加、减、乘、除运算, 得到各种所需频率。直接合成法的优点是频率转换时间短,并能产生任意小的频率增量。但用这种方法合成的频率范围将受到限制。更重要的是, 直接合成模拟式频率合成器不能实现单片集成, 而且输出端的谐波、噪声及寄生频率难以抑制。因此, 直接合成模拟式频率综合器已逐渐被锁相式频率综合器、直接数字式频率综合器取代。 使用PLL技术实现的锁相式频率合成器在性能上较之RC、LC振荡源有很大提高, 但外围电路仍然较复杂, 且容易受外界干扰, 分辨率难以提高,其它指标也不理想。近年来, 直接数字频率合成器(DDS)的出现, 使频率合成技术大大前进了一步。频率控制是现代通信技术中很重要的一环, 获取宽带、快速、精细、杂散小的频率控制信号一直是通信领域中的一个重要研究内容。DDS技术是从相位概念出发直接合成所需波形的一种新的频率合成技术, 具有频率分辨率高、频率变换速度快、相位可连续线性变化等优点, 在基于数字信号处理的现代通信频率控制中已被广泛采用。1971年, 美国学者J.Tierncy、C.M.Rader和B.Gold提出了以全数字技术, 从相位概念出发, 直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平, 它的性能指标不能与已有的技术相比, 故未受到重视。近20年间, 随着技术和器件水平的提高, 直接数字频率合成技术得到了飞速的发展, 成为现代频率合成技术 中的佼佼者。DDS具有超高速的频率转换时间, 极高的频率分辨率, 低的相位噪声, 变频相位连续, 容易实现频率、相位、幅度调制, 全数字化控制等突出优点, 已成为移动通信、卫星定位、数字通信等系统中信号源的首选。 目前, 在各种无线系统中使用的频率合成器普遍采用锁相式频率合成器, 通过CPU控制, 可获得不同的频点。锁相式频率合成器含有参考振荡器与分频器、可控分频器、压控振荡器及鉴相器、前置分频器等功能单元。频率合成器的最终发展方向是锁相式频率合成器、双环或多环锁相式频率合成器、DDS频率合成器, 以及PLL加DDS混合式频率合成器。因此,

实验十一 锁相频率合成器新

频率合成器实验十一锁相 一、实验目的 1．了解接收机一本振及发射机振荡源——锁相频率合成器原理。 2．了解锁相调频原理。 3．了解锁相频率合成器性能指标。 二、实验内容 1．测量发射机锁相频率合成器输出频率与计算值比较，熟悉锁相频率合成原理及输出频率及频道间隔的计算。 2．测量发射机锁相频率合成作为锁相调频器的调制频率特性，熟悉锁相调频原理。 3．观察锁相频合频道切换捕捉过程，了解环路捕捉过程机理。 三、基本原理 1．锁相频率合成器原理及电路 移动通信系统必须配置多个无线频道，允许多个用户同时通话，这样系统才能容纳大量用户。因而移动通信系统中的收发信机工作频率（对应于接收机一本振及发射机的主振频率）必须能在系统配置的多个频率间切换。这些众多频率点的产生通常用频率合成技术来实现。 当前应用最广的是锁相频率合成器（简称锁相频合或PLL频合），常用的单环锁相频合方框图见图11.1。 图11.1 常用的单环锁相频率合成器方框图 图中，PD为鉴相器；LF为环路滤波器；VCO为压控振荡器，其振荡频率fv受控制电压u c的控制而改变，一般有 f V=f0+K0·u c(11-1) 式中，f0为VCO的固有振荡频率，K0为压控灵敏度(单位Hz/V或rad／S·V)；÷N为程序分频器，其分频比由CPU程序设置可变；÷R为参考分频器，将稳定的晶体振荡器频率f R分频得到环路的参考频率f r（一般为5KHz、6.25KHz、12.5KHz或25KHz等）。环路锁定时，PD的两个输入信号相差为0或固定值，则频差为0，即 f r=f f=f v/N 故 f v=N·f r(11-2) 由式(11-2)可见，由CPU程序改变N的取值就改变了环路的输出频率，且所有频率都与晶振频率具有相同的准确度与稳定度。由式(11-2)还可见，频道间隔△f最小可以等于f r，其实际值由系统要求决定。一般模拟调频通信系统频道间隔△f =25KHz，若锁相频合的f r=5KHz，

锁相环CD4046设计频率合成器

通信专业课程设计——基于锁相环的频率合成器的设计 设 计 报 告 姓名：曾明 班级：通信工程2班 学号：2008550725 指导老师：粟建新

目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (4) （一）、振荡源的设计 (4) （二）、N分频的设计 (4) （三）、1KHZ标准信号源设计（即M分频的设计） (5) 五、锁相环参数设计 (6) 六、电路板制作 (7) 七、调试步骤 (8) 八、实验小结 (8) 九、心得体会 (9) 十、参考文献 (9) 附录：各芯片的管脚图 (10)

锁相环CD4046设计频率合成器 内容摘要： 频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、测控、仪器表等电子系统中有广泛的应用， 频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。 关键词：频率合成器CD4046 一、设计和制作任务 1．确定电路形式，画出电路图。 2．计算电路元件参数并选取元件。 3．组装焊接电路。 4．调试并测量电路性能。 5．写出课程设计报告书 二、主要技术指标 1．频率步进 1kHz 2．频率稳定度f ≤1KHz 3．电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M分频）得到 基准频率f1’，输入锁相环的相 位比较器（PC）。锁相环的VCO

基于数字锁相环的同步倍频器设计

一、主要内容与要求 1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法； 2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器； 3.重点设计数字环路滤波器和数控振荡器； 4.利用计算机仿真技术进行验证； 5.阅读并翻译3000单词以上的英文资料。 二、主要技术要求 n倍频；2 1.系统能够实现输出信号为输入信号的2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步； 3.用Verilog语言编写设计程序，利用计算机仿真予以验证。 三、研究方法 1.在查阅大量技术资料的基础上，进行设计方案的比较； 2.确定全数字锁相环系统的设计方案； 3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法； 4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。 四、工作进度安排 1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料； 2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线； 3.2013年3月完成环路滤波器和数控振荡器的设计与仿真； 4.2013年4月完成全数字倍频器的系统设计与仿真； 5.2013年5月撰写毕业设计说明书和准备毕业答辩稿； 6.2013年6月初毕业答辩。 指导教师 南华大学本科生毕业设计（论文）开题报告

设计（论文）题目基于数字锁相环的同步倍频器设计 省部级课题设计（论文）题目来源起止时工程设计2012.12013.6 设计（论文）题目类 一、设计（论文）依据及研究意义 锁相(phase-locked loop是一种反馈控制电路，作用是实现设备外部输入信号与内部的震荡信号同步其基本组成包括鉴相 phasedetector环路滤波器loopfilter）和压控振荡器 voltagecontroloscillato） 倍频器frequencymultiplie）是使输出信号频率等于输入信号频率整倍的电路利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍器倍频器也可由一个压控振荡器和控制环路构成它的控制电路产生一控制压，使压控振荡器的振荡频率严格地锁定在输入频f的倍乘fnf 因为非线性变换过程中产生的大量谐波使输出信号相位不稳定所以其构的倍频器，倍频噪声较大。倍频次数越高，倍频噪声就越大，使倍频器的应用到限制在要求倍频噪声较小的设备中可采用根据锁相环原理构成的锁相环步倍频器 模拟锁相环主要由相位参考提取电路压控振荡器相位比较器控制电等组成压控振荡器输出的是与需要频率很接近的等幅信号把它和由相位参提取电路从信号中提取的参考信号同时送入相位比较器用比较形成的误差通控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化实现锁相而达到同步 数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器脉冲补抹门等组成分频器输出的信号频率与所需频率十分接近把它和从信中提取的相位参考信号同时送入相位比较器比较结果示出本地频率高了时就过补抹门抹掉一个输入分频器的脉冲相当于本地振荡频率降低相反若示本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲相当于本振荡频率上升，从而达到同步。．

锁相环调频和解调实验频率合成器实验

精心整理 实验11锁相调频与鉴频实验 一、实验目的 1. 掌握锁相环的基本概念。 2. 了解集成电路CD4046的内部结构和工作原理。 3. 掌握由集成锁相环电路组成的频率调制电路/解调电路的工作原理。 1. 2. 1. 2. 3. 4. 5. （1图11-1LF ）和图11-1锁相环的基本组成 ① 压控振荡器（VCO ） VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压。所谓压控振荡器就是振荡频率受输入电压控制的振荡器。 ② 鉴相器（PD ） PD 是一个相位比较器，用来检测输出信号0V （t ）与输入信号i V （t ）之间的相位差θ(t)，并把θ(t)转化为电压)(t V d 输出，)(t V d 称为误差电压，通常)(t V d 作为一直流分量或一低频交流量。

③环路滤波器（LF） LF作为一低通滤波电路，其作用是滤除因PD的非线性而在)(t V d 中产生的无用组 合频率分量及干扰，产生一个只反映θ(t)大小的控制信号)(t V C 。 4046锁相环芯片包含鉴相器（相位比较器）和压控振荡器两部分，而环路滤波器由外接阻容元件构成。 （2）锁相环锁相原理 锁相环是一种以消除频率误差为目的反馈控制电路，它的基本原理是利用相位误差电压去消除频率误差。按照反馈控制原理，如果由于某种原因使VCO的频率发生 变化使得与输入频率不相等，这必将使)(t V O 与)(t V i 的相位差θ(t)发生变化，该相位 差经过PD转换成误差电压)(t V d 。此误差电压经过LF滤波后得到)(t V c ，由)(t V c 去改变 VCO的振荡频率，使其趋近于输入信号的频率，最后达到相等。环路达到最后的这种 ），因此 （3 化） 锁相环（4046）的结构框图及引出端功能图如下图所示。 1.用锁相环（集成）构成的调频/解调（鉴频）电路 （1）．锁相环调频原理 注：由于载波信号频率相对于调制信号频率高的多，故载波信号频率称为所谓的高频（只是相对而言），而调制信号频率则相对应的称为低频。 将调制信号加到压控振荡器（VCO）的控制端，使压控振荡器的输出频率（在自振频

基于数字式锁相环频率合成器的设计与实现

四川师范大学本科毕业设计 基于数字式锁相环频率合成器的设计与实现 学生姓名 院系名称 专业名称 班级级班 学号 指导教师 完成时间年月日

基于数字式锁相环频率合成器的设计与实现 电子信息工程专业 学生姓名指导老师 摘要随着通信信息技术的快速发展，信号产生的方式多种多样，然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用，数字式锁相环频率合成器在频率频率稳定度和频谱纯度上，频率输出个数上有着巨大的优势，是其他器件所不能代替的！因此在军用和民用雷达领域，各种导航器以及通信领域广泛运用！ 基于此，本人设计了一个由晶体振荡器和分频器，锁相环路（鉴相器，低通滤波器，压控振荡器）组成的数字式锁相环频率合成器，晶体振荡器的作用是产生一个固定的频率，然后通过分频器得到一个基准频率，锁相环路对基准频率进行频率合成，到最后，合成后的频率经过放大器，使不同的频率的幅度稳定在一定的范围内，这样的话不会是信号不会随着输出频率的变化而减少！ 数字式锁相环频率合成器是开环系统的，频率转换时间很短，分辨率也较高，结构相对简单，成本也不高，输出的频率在稳定度和精准度上也有很大的优势。但是，由于毕业在即时间紧张，本人经验有些不足，希望老师和同学们帮助与指导。 关键词：锁相环频率合成晶体振荡器分频器锁相环路

The Design and Implementation of Digital Pll Frequency S ynthesizer Abstract With the rapid development of communication technology, signal way is varied, but in signal digital phase locked loop frequency synthesizer technology plays an increasingly important role, digital phase locked loop frequency synthesizer on the frequency stability and frequency spectrum purity, frequency output factor has a huge advantage, is cannot replace by other device! So in the field of military and civilian radar, navigator, and widely used communication field. Based on this, I designed a by the crystal oscillator and a frequency divider, phase locked loop (phase discriminator, low-pass filter, a voltage controlled oscillator) consisting of digital phase locked loop frequency synthesizer, the effect of crystal oscillator is a fixed frequency, then a reference frequency is obtained by frequency divider, phase locked loop frequency synthesis was carried out on the fundamental frequency, in the end, after the synthesis of frequency through the amplifier, the size of the different frequency stability in a certain range, so not the signals are not as the change of output frequency and less! Digital phase locked loop frequency synthesizer is the open loop system, frequency conversion time is short, the resolution is higher also, structure is relatively simple, the cost is not high, the output frequency of the in stability and precision also has a great advantage. However, due to the graduation of time is tight, I experience some shortage, hope the teacher and the students help and guidance. Key words: Phase-locked loop Frequency synthesis Crystal oscillator Divider Phase locked loop

全数字锁相环毕业设计终稿

大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011 年9 月 导师：吴秀龙职称/学位：教授/博士 导师所在单位：大学电子信息工程学院 完成时间：2015 年 5 月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time