Cadence学习笔记
.LOG
17:34 2016/10/18
pcb editor制作热风焊盘，Flash symbol,f内径-外径-开口
inner diameter与regular pad 相同，outer diameter与anti pad 相同
Thermal Relief 与Regular Pad 尺寸相同
Anti Pad 比begin layer大40mil
pastemask = begin layer；soldermask = antipad
spoke width（开口）=rugular pad的一半
add->flash
10:43 2016/10/19
焊盘按其作用分为正规焊盘（Regular Pad）在正片中看到的焊盘，也是通孔焊盘的基本焊盘;
隔热焊盘（Thermal Relief）应该把它译为防散热结构片，其作用就是为防止内电层覆铜与镀锡的钻孔完全接通。因为这样将造成焊接时热量散失过快，焊接温度不够影响焊接;
隔离焊盘（Anti Pad），也是在负片中有效，用于在负片中焊盘与敷铜的隔离。一般用在电源层和地层
内孔直径（mm）：0.4 0.5 0.6 0.8 1.0 1.2 1.6 2.0
焊盘直径（mm）： 1.5 1.5 2.0 2.0 2.5 3.0 3.5 4.0
对于超出上表范围的焊盘直径可用下列公式选取：
直径小于0.4mm的孔：D／d＝0.5～3
直径大于2mm的孔：D／d＝1.5～2
式中：（D－焊盘直径，d－内孔直径）
ENDLAYER层焊盘尺寸：同上。
DEFAULTINTERNAL层焊盘尺寸：
DRILL_SIZE （钻孔尺寸）>= 实际管脚尺寸+ 10MIL（0.25mm）RegularPad >= DRILL_SIZE + 16MIL（0.4mm）(DRILL_SIZE<50MIL（1.27mm）) Regular Pad >= DRILL_SIZE + 30MIL（0.76mm）(DRILL_SIZE>=50MIL（1.27mm）) Regular Pad >= DRILL_SIZE + 40MIL（1mm）(钻孔为矩形或椭圆形时) Thermal Pad = TRaXbXc-d （其中TRaXbXc-d 为Flash 的名称（后面有介绍））Anti Pad = DRILL_SIZE + 30MIL（0.76mm）
Flash Name: TRaXbXc-d
其中：
a. Inner Diameter（内径）: Drill Size + 16MIL（0.4mm）
b. Outer Diameter（外径）: Drill Size + 30MIL（0.76mm）
c. Spoke width:
12 ( 当DRILL_SIZE = 10MIL 以下）
15 (当DRILL_SIZE = 11~40MIL）
20 (当DRILL_SIZE = 41~70MIL）
30 (当DRILL_SIZE = 71~170 MIL）
40 (当DRILL_SIZE = 171 MIL 以上）
保证连接处的宽度不小于10mil 。
d. Angle: 45
SOLDERMASK层焊盘尺寸：
SOLDERMASK = Regular_Pad + 6MIL（0.15mm）
Plated：金属化的；Non-Plated：非金属化的。
一般的通孔元件的管脚焊盘要选择金属化的，而元件安装孔或者定位孔则选择非金属化的
如果是通孔焊盘，需要填写的参数有：
BEGINLAYER层的Regular Pad，Thermal Relief，Anti Pad；DEFAULTINTERNAL层的Regular Pad，Thermal Relief，Anti Pad；
ENDLAYER层的Regular Pad，Thermal Relief，Anti Pad；
SOLDEMASK_TOP层的Regular Pad；
PASTEMASK_TOP层的Regular Pad 。
14:57 2016/10/20
Problem:No match found for 'my_favorites' in the search path. 把pcbenv文件夹放到工程文件夹路径里，然后右击计算机-属性-高级-环境变量-把HOME值路径指向pcbenv所在文件夹。重启
10:35 2016/10/21
修改封装管脚的Pin number：选中编号-edit-text，改成相应number号
修改元件的索引字母：打开库中元件-options-package properties-修改值
9:28 2016/10/26
查看焊盘的尺寸及坐标：display-element
pad designer制作焊盘，finished daimeter 是钻孔的尺寸，一定要小于后面的焊盘的尺寸pad
16:04 2016/10/26
某一封装如button_6pin的焊盘尺寸改过之后，如热风焊盘f_button.dra改过，之后制作封装生成用button_6pin.pad,此文件与之前同名，封装里放置的焊盘.pad仍是之前的尺寸，所以必须重命名ibutton_6pin.pad,可以解决此问题
备忘：新的bnc,my_bnc.dra finished diameter 80mil
新的button_6pin.dra finished diameter 50*100mil
新的iiR_var.dra finished diameter 50mil
画board的outline要使用add-line,如果用add-rectangle,后面无法修导角
纸张尺寸空余出4000mil，用于放钻孔说明
9:48 2016/10/27
放置安装孔：place-manually,对话框选advanced settings-选中library,返回placement list 标签页，下拉菜单选出mechanical symbols-MTG125
标注功能：manufacture-dimension environment,右击菜单会出现许多dimension 命令菜单点delete dimension ，再选中标注可以删除标注
生成报告：tools-reports 有许多可选。如果要生成文件，在output file 栏里写上文件名，选中append
14:49 2016/10/27
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room属性快速摆放：第一步在原理图中选中若干元件，edit-properties、然后filter by项选为Cadence-Allegro,当前查看parts 在表中找到ROOM属性，并将它们的属性置为同一值；
第二步生成网表,选中creat pcb editor netlist ，点后面的setup,再edit 然后会打开allegro.cfg文件，将其中的[ComponentDefinitionProps]
和[ComponentInstanceProps]下都添加上ROOM=YES；
第三步返回上级即creat natlist，还需要选中creat or update pcb editor board(netrev)和allow user defined property,在outfile 栏给出生成.brd文件的路径和文件名；
最后选择open board in allegro pcb editor或者do not open board file
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setup-outlines-room-outline,room type 选inclusive straddle，使得不是非常严格的限制元件放置
特别注意：在没有关闭会话框时，画好room！
command窗口输入alias或者funckey,再回车，可查看所有快捷键情况
设置快捷键：在command窗口写下，funckey+shortkey+keyboard_command
###appication mode 为placement edit时单击元件就可以进行移动和摆放操作
14:50 2016/10/28
动态敷铜指创建铜皮时，铜皮可以自动避让焊盘、过孔、走线；静态敷铜则不能自动避让，需要进行手动避让
生成网表时，报错：netrev failed,please refer to session log or netrev.lst for details.这是因为pcb editor 打开了工程文件，存在yuanlitu.brd.lck文件，删除此文件或者关闭pcb editor自动删除.brd.lck文件，
再生成网表就不会报错
21:37 2016/10/28 今天采用的生成网表的方法同时会生成一个同名文件，会把之前做的工程文件覆盖了。因为已经选中了creat or update pcb editor board(netrev) 不该如此粗心。
！！！！！！情况异常，一定得备份重要文件！！！！！！
新生成的主放.brd文件保存在文件夹brd下，替换Board文件夹
走线30mil,电源和地50mil
双刀双掷开关的KNX朝右
备忘：当前工作的工程文件为--zhuangfang_1.brd
17:33 2016/10/30
备忘：当前工作的工作文件为--zhufang.brd
修改已画好的shape的方法：shape-select shape or void/cavity,然后选中，在右面控制面板修改即可
9:16 2016/10/31
芯片电源附近用shape,静态铜，其在etch-top的class,再加过孔，过孔连接top和power两层
复制过孔时，粘贴后用retain net of vias,保持连接特性
21:06 2016/11/1
$$$ 产生钻孔文件，第一步manufacture- nc parameter 设置参数格式，第二步manufacture- nc - nc drill,选中auto tool select 和repeat codes,如果板子上全部是通孔选中layer pair
第三步对于slot形孔，用nc route 命令处理，先给出行槽路径setup-subclasses-
board geometry- 选中ncroute_path,然后add- line ,在ncroute_path层画路径，并用1标起始点，2标方向，执行manufacture - nc route
第四步生成钻孔表，首先用color visibility 仅显示outline，然后manufacture - nc legend ,设置并执行
生成光绘文件manufacture - artwork ，出现artwork control form 的general parameter 进行设置，然后开始做films
可给出一个框，框包括整个板子，减小搜索范围setup - areas - photolot outline
11:14 2016/11/10
原理图元件库tools/capture/library/pspice 许多.olb元件库！
10:19 2016/11/11
备忘：单道的电压测试点没放！
9:14 2016/11/13
备忘：当前工作文件dandao.brd，dandao_1.brd是重要节点
备忘：component value silkscreen_top 要在光绘上显示出来
备忘：前放修改工作，当前文件qianfang_new_1.brd
备忘：为前放的电位器封装，复制另存为了一个iiR_var_1.dra
9:20 2016/11/14
电压比较器概念：
电压比较器可以看作是放大倍数接近“无穷大”的运算放大器。电压比较器的功能：比较两个电压的大小(用输出电压的高或低电平，表示两个输入电压的大小关系)：当”+”输入端电压高于”－”输入端时，电压比较器输出为高电平；当”+”输入端电压低于”－”输入端时，电压比较器输出为低电平。
电压比较器的作用：它可用作模拟电路和数字电路的接口，还可以用作波形产生和变换电路等。利用简单电压比较器可将正弦波变为同频率的方波或矩形波。简单的电压比较器结构简单，灵敏度高，但是抗干扰能力差，因此人们就要对它进行改进。改进后的电压比较器有：滞回比较器和窗口比较器。运放，是通过反馈回路和输入回路的确定“运算参数”，比如放大倍数，反馈量可以是输出的电流或电压的部分或全部。而比较器则不需要反馈，直接比较两个输入端的量，如果同
相输入大于反相，则输出高电平，否则输出低电平。电压比较器输入是线性量，而输出是开关（高低电平）量。一般应用中，有时也可以用线性运算放大器，在不加负反馈的情况下，构成电压比较器来使用。
可用作电压比较器的芯片：所有的运算放大器。常见的有LM324 LM358 uA741 TL081\2\3\4 OP07 OP27，这些都可以做成电压比较器（不加负反馈）。LM339、LM393是专业的电压比较器，切换速度快，延迟时间小，可用在专门的电压比较场合，其实它们也是一种运算放大器。
更新封装：place-update symbols
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Cadence模拟仿真
1-创建一个工程，选择类型为Analog or Mixed A/D,命名，给保存路径然后选择建立空项目或者在已有工程基础上建立
2-进入项目的PAGE1页面，options-shematic page properties对页面进行一些设置3-放置元件To place the parts that can be simulated in PSpice, use the Place —PSpice Component menu options. Press Escape to end the placing of parts.
4-进行仿真To run a simulation, you must first create a simulation profile. Choose PSpice —New Simulation Profile and then specify a name in the New Simulation dialog box
Note: You can click the 'Open Design' button to open a project with a simulation profile created for you. Choose PSpice — Edit Simulation Profile to open the profile and view its settings
选择Pspice A/D 然后对话框里选择，确定创建
建好之后，菜单栏会有变化。进行仿真：Choose PSpice —Run to start the simulation.
5-仿真完成之后，Pspice A/D会自动打开追踪信号You will display the waveform for the voltage at pin 2 of the capacitor, C1. Choose Trace —Add Trace to open the Add Traces window
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增加电流的Y轴：To observe the current, add a Y axis (Plot —Add Y Axis) and then add a trace for I(R1).
备忘：当前单道的工作文件为dandao_3.brd
16:07 2016/11/14
频率特性分析：AC sweep is a frequency response analysis. AC analysis is performed on linear circuits with a single sinusoidal source. Unlike transient analysis, where output is given as a function of time, the output of AC analysis is a phasor. A phasor represents both the amplitude and phase of the function without using time. You can perform AC analysis to determine AC gain for amplifiers or perform any network analysis to determine node voltage magnitude and phase.
查看输出文件的路径：To observe the output file, choose View —Output File in PSpice
16:00 2016/11/16
整体移动元件带着走线一起：edit-move ,然后控制面板options里选中ripup etch ,然后find里面全选就行
19:09 2016/12/12
cadence 学习笔记
1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置，哪位大虾告诉哈我？ 答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。 2. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？ 答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。 3. 如何更改Highlight高亮默认颜色？ 答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。 4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？ 答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。 5. 快速切换层快捷键 答：可以按数字区里的“-”或“+”来换层。 6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？ 答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。 1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。然后确定导出网表。 2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。然后导入即可，只要不出现error即可。 3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight就可以不高亮显示了。 7. 关于盲孔及埋孔B/B Via的制作方法？ 答：可先制作通孔Thru via，然后Setup->B/B via definitions->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。
Cadence(allegro)中文教程
Cadence Allegro 中文简易手册－ｈｔｔｐ：／／ｗｗｗ．２１ｓｐａｃｅｔｉｍｅ．ｃｏｍ收藏整理 Cadence Allegro简易手册Allegro PCB Layout System Lab Manual. CHAPTER 1 熟悉环境 在开始前请将范例复制到您的工作路径下如: <在安装路径下>\share\pcb\selfstudy\user1 ? c:\allegroclass\user1 启动程序 开始?程序集?Cadence?PCB system?Allegro(电路板工具) 开始?程序集?Cadence?PCB system?Pad Designer(焊点编辑)
开启旧档 选 FILE/OPEN 请开启 C:\AllegroClass\User1\Cds_Routed.brd档如果选了Change Dir 则会将现有路径C:\AllegroClass\User1变成你的内定工作路径 认识你的工作窗口 有指令区menu bar图标区icon ribbon控制盘control panel工作区design window状态区status window命令区console window. 若想自定窗口位置customize 则选View-Customization / Display可设左侧control panel 所放的新位置为浮动式undocked贴左侧Docked_left贴右侧 Docked_right(系统值) View / customization / toolbar 则设定控制图标区显示效果项目…
显示缩放 Zoom by Point ?显示框选区以左键框二点 Zoom fit ?显示资料全区 Zoom in ?放大比例 Zoom out ?缩小比例 Zoom world ?显示整个工作区 Zoom center ?光标点为下个屏幕中心 按Ctrl键配合按着的鼠标右键画w即可Zoom fit.若画Z即可Zoom in 画面平移PAN 1.利用方向键可平移 2.三键鼠标则按中间键即可动态平移.若为二键鼠标则为右键+shift 显示项目控制 在右侧的控制盘中有visibility 项目来控制显出的对象打勾者代表要显示 详细的设定则用指令Setup-color/Visibility 而这些对象分成群组 Group级Class次级 Subclass
cadence仿真步骤(精)
CDNLive! Paper – Signal Integrity (SI for Dual Data Rate (DDR Interface Prithi Ramakrishnan iDEN Subscriber Group Plantation, Fl Presented at Introduction The need for Signal Integrity (SI analysis for printed circuit board (PCB design has become essential to ensure first time success of high-speed, high-density digital designs. This paper will cover the usage of Cadence’s Allegro PCB SI tool for the design of a dual data rate (DDR memory interface in one of Motorola’s products. Specifically, this paper will describe the following key phases of the high-speed design process: Design set-up Pre-route SI analysis Constraint-driven routing Post-route SI analysis DDR interfaces, being source synchronous in nature, feature skew as the fundamental parameter to manage in order to meet setup and hold timing margins. A brief overview of source synchronous signaling and its challenges is also presented to provide context. Project Background This paper is based on the design of a DDR interface in an iDEN Subscriber Group phone that uses the mobile Linux Java platform. The phone is currently in the final stages of system and factory testing, and is due to be released in the market at the end of August 2007 for Nextel international customers. The phone has a dual-core custom processor with an application processor (ARM 11 and a baseband processor (StarCore running at 400MHz and 208MHz respectively. The processor has a NAND and DDR controller, both supporting 16-bit interfaces. The memory device used is a multi-chip package (MCP with stacked NAND (512Mb and DDR (512Mb parts. The NAND device is run at 22MHz and the DDR at 133MHz. The interface had to be supported over several memory vendors, and consequently had to account for the difference in timing margins, input capacitances, and buffer drive strengths between different dies and packages. As customer preference for smaller and thinner phones grows, the design and placement of critical components and modules has become more challenging. In addition to incorporating various sections such as Radio Frequency (RF, Power Management, DC, Audio, Digital ICs, and sub-circuits of these modules, design engineers must simultaneously satisfy the rigid placement requirements for components such as speakers, antennas, displays, and cameras. As such, there are
cadence入门教程_修改版
Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系
目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)
1.Linux 常用命令 目前，电子设计自动化（Electronic Design Automation, EDA）工具多数都基于Linux操作系统，因此在学习使用EDA之前，有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹（目录）下建立一个或多个文件夹（目录）。其基本格式如下： mkdir dirname1 dirname2 ... （dirname 为文件夹或者目录的名字） 2.cd cd命令让用户进入一个有权限的文件夹（目录）。其基本格式如下： cd Filename （Filename为文件夹或者目录的名字） cd .. （.. 表示上一层文件夹或者目录） 3.ls ls命令用以显示一个文件夹（目录）中包含的文件夹（目录）或者文件。其基本格式如下： ls Filename （Filename为文件夹或者目录的名字） 如果ls命令后没有跟文件夹（目录）名字，显示当前文件夹（目录）的内容。 ls 命令可以带一些参数，给予用户更多相关的信息： -a : 在UNIX/Linux中若一个文件夹（目录）或文件名字的第一个字元为"." ，该文件为隐藏文件，使用ls 将不会显示出这个文件夹（目录）或文件的名字。如cshell 的初始化文件.cshrc，如果我们要察看这类文件，则必须加上参数-a。格式如下：ls –a Filename -l : 这个参数代表使用ls 的长(long)格式，可以显示更多的信息，如文件存取权，文件拥有者(owner)，文件大小，文件更新日期，或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹（目录）或文件的复制。其基本格式如下： cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在，则产生文件名为target 的文件，如果target 文件存在，缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。
Cadence学习笔记4PCB板设计
Cadence学习笔记4__PCB板设计 打开PCB Editor，新建一个文件File→New，模板选择Board，文件名为myBoard，点击Browse…选择文件路径，然后点击ok，如下图： 可能因为是破解软件，有的时候一些命令会没反应，保存好文件后，重新打开程序。 这个文档只介绍双层板设计。 设置板子大小： 点击工具栏setup→Design Parameter弹出窗口如下，在Design选项卡下面，单位选择mils，表示这个板子的所有的默认单位都是mil，精度Accuracy选择2，因为后面要出光绘，太大了也没用，大小设置4000*4000，相应的左下角坐标设为-2000和-2000，其余默认即可，第一行两个-2000是第二行两个4000的一半，表示原点在板子中心。一般情况下这里设置的板子应比比实际大小更大一些，特别是宽度，这样有利于摆放元器件。
接着设置栅格点大小，点击工具栏setup Grids，勾选“Grids On”显示栅格点，在非电气属性区域Non-Etch设置为25mil，表示布局<摆放元件）时的最小栅格点为25mil，在电气属性区域All Etch及下面的TOP和BOTTOM设为5mil，表示布线时的最小栅格点为5mil，在All Etch这里的Spaceing x和y可以设置所有层的电气属性栅格点，在下面的TOP和BOTTOM可以单独设置各个层，这里默认的是两层，如果还有更多的层，都会在这里显示。
设置板框： 板框大小就是做出来的板子的实际大小，根据实际情况确定。点击Add→line或左侧工具栏的划线图标，在右侧工具栏选择Options，然后选择类Board Geometry和子类 Outline，其余默认，如下图。其右上角有三个很小的图标，可以点击右上角的图标将其展开，否则鼠标移开后会自动收缩，展开后也可以点击将其收缩。如果不小心点击关掉了这个小窗口，可以在上方工具栏View→Windows勾选Options，同样的Visibility 和Find都可以这么操作。如果Options、Visibility和Find窗口都是点击了展开，那么可以点击将其中一个置于最前。
cadence入门教程
本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。
现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：
在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：
实验一、Cadence软件操作步骤
实验一基本门电路设计——电路仿真 一、实验内容： 完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计 实验目的 掌握基本门电路的设计方法掌握基本门电路的设计方法 熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用 二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路 设计要求：设计要求： 1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大 2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米 3.反相器宽度限制为mos 器件不折栅 4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1 5.版图满足设计规则要求，并通过LVS 检查 三、设计过程： 启动icfb 1.建立自己的设计库 2.用Virtuoso Schematic Composer 画电路图 3. 在Analog Design Environment中进行电路仿真 4. 用Virtuoso （XL）Layout Editer 画版图 5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。 四、实验步骤 1.Cadence软件操作步骤： （1）.点击桌面虚拟机快捷方式图标； （2）.打开虚拟机（存放路径：F:\cadence）； （3）.启动虚拟机
（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。 2.. 新建一个库 建立自己的Design Lib 第一步： CIW-> Tools-Library manager 第二步：File-New 弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile” 第三步： 弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st02
Cadence_SPB16.3入门教程——元器件布局 .doc
Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类：cadence | 标签： |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图，选择菜单 Options->Perferences，如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框，如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签，将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作，直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点： ·CPU或者关键的IC应尽量放在PCB的中间，以便有足够的空间从CPU引线出来。
·CPU与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚，并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周，并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层，方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中，如果某一元件的位置暂时固定了，可以将其锁住，防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮，然后点击一下元件，右键选择Done，然后该元件就 再也无法选中了，如果要对已经锁定的元件解锁，可以点击工具栏的图标按钮，然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键，选择Unfix All选项来解锁所有的元件。 摆放元件的时候，如果需要将元件放置在对面那一层，可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后，还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作，这里就不重复了。
Cadence学习笔记(十三)
1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。 3. 按room摆放： 使用PCB Editor， 1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框 ，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性； 2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框； 3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。 使用Capture CIS， 1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到
cadence入门教程
Cadence 系列软件从schematic到layout入门 一．客户端软件使用及icfb启动 要使用工作站上的软件，我们必须在PC中使用xwinpro等工具连接到工作站上。从开始菜单中，运行xwinpro的xSettings,按照下图设置： 点击上图的Settings在出现的窗口中按如下设置（connect host选择为192.168.1.137）：
设置完后，从开始菜单中运行xwinpro的xsessions,应该就可以进入登陆界面，用户名为user1,密码为root。 二、Schematic Cadence系列软件包含了电路图工具Schematic，晶体管级电路仿真工具Spectre，以及版图工具Virtuoso等。一般来说，我们先用Schematic画好电路原理图然后进行仿真，最后用Virtuoso手动画版图或者直接进行版图综合，最后对版图进行L VS,DRC等验证。 在登陆进工作站后，点击鼠标右键，选择tools——>terminal，在弹出的terminal窗口中敲入命令icfb&就可以启动cadence了。 图1 icfb的主界面 我们以建立一个反相器电路为例子： 在icfb中，任何一个电路，不论是已经存在的可以引用的库，还是用户新建立的一个电路，都是一个library. 一个library一般有若干个Cell(单元电路)，每个cell有若干个
schematic(电路原理)和若干个layout（版图）。所以，我们要做的第一步，就是先创建一个自己的“库”，File菜单->new->library 图2 新建一个库的界面 从这个新建一个library的界面，我们必须输入新建立的库的名称，并且选择好这个库应该存放的目录，然后注意看右边的三个选项，关于新建立的库是否需要链接到Technology File 的问题。首先，这个Technology File一般是指工艺库，由Foundry提供。如果最终做的电路是需要画出Layout(版图)的，就必须要有工艺库，如果不需要画Layout，那就可以不需要工艺库。由于我们需要演示这一步，所以就选择Attach to an existing techfile。(也可以在建立之后，再Attach to an existing techfile)。 输入name: testinv, （大家在做的时候自己起一个名字）。 现在，我们就已经建立好了一个新的“库”，为了给这个库增加schematic(电路图)和Layout(版图)我们就必须对这个库进行“管理”，从icfb的主菜单(图1)中的Tools菜单->Library Manager.
cadence信号完整性仿真步骤
Introduction Consider the proverb, “It takes a village to raise a child.” Similarly, multiple design team members participate in assuring PCB power integrity (PI) as a design moves from the early concept phase to becoming a mature product. On the front end, there’s the electrical design engineer who is responsible for the schematic. On the back end, the layout designer handles physical implemen-tation. Typically, a PI analysis expert is responsible for overall PCB PI and steps in early on to guide the contributions of others. How quickly a team can assure PCB PI relates to the effectiveness of that team. In this paper, we will take a look at currently popular analysis approaches to PCB PI. We will also introduce a team-based approach to PCB PI that yields advantages in resource utilization and analysis results. Common Power Integrity Analysis Methods There are two distinct facets of PCB PI – DC and AC. DC PI guarantees that adequate DC voltage is delivered to all active devices mounted on a PCB (often using IR drop analysis). This helps to assure that constraints are met for current density in planar metals and total current of vias and also that temperature constraints are met for metals and substrate materials. AC PI concerns the delivery of AC current to mounted devices to support their switching activity while meeting constraints for transient noise voltage levels within the power delivery network (PDN). The PDN noise margin (variation from nominal voltage) is a sum of both DC IR drop and AC noise. DC PI is governed by resistance of the metals and the current pulled from the PDN by each mounted device. Engineers have, for many years, applied resistive network models for approximate DC PI analysis. Now that computer speeds are faster and larger addressable memory is available, the industry is seeing much more application of layout-driven detailed numerical analysis techniques for DC PI. Approximation occurs less, accuracy is higher, and automation of How a Team-Based Approach to PCB Power Integrity Analysis Yields Better Results By Brad Brim, Sr. Staff Product Engineer, Cadence Design Systems Assuring power integrity of a PCB requires the contributions of multiple design team members. Traditionally, such an effort has involved a time-consuming process for a back-end-focused expert at the front end of a design. This paper examines a collaborative team-based approach that makes more efficient use of resources and provides more impact at critical points in the design process. Contents Introduction (1) Common Power Integrity Analysis Methods (1) Applying a Team-Based Approach to Power Integrity Analysis (3) Summary (6) For Further Information (7)
Cadence 16.2 学习笔记(一)
D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols 原理图操作 Friday, September 07, 2012 12:47 PM
为什么我的cadence16。3绘制原理图DRC 检测没问题之后，生成网表出现错误呢error initializing COM property pages: 无效指针 ? ? I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying: "Error initializing COM property pages: Invalid pointer" The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution? Thanks. I found the (partial) solution as following: Error while creating a netlist in Capture My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list. PROBLEM: While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why? SOLUTION: This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways: Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file: 1. Choose Start > Run to open the Run window. 2. Type cmd to open the command line window (CTRL+right click, run as admin) 3. Go to
Cadence仿真简介
时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1
图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、
学习笔记-candence16.6-原理图部分
Candence16.6学习笔记目录 一、原理图设计部分 1.针对原理图界面的操作 2.对原理图进行编辑 3.对制作原件的编辑 4.生成网表 5.生成清单和打印设置
一、针对原理图界面的操作 1.Design entry CIS: 进行板级设计时用来画原理图的。 2.PCB Editor:cadence 进行布局布线的软件。 3.Cadence product choices-----OrCAD capture CIS 4.进行原理图页面个性化设置（整体设置） Options-->design template.. （即原理图页面模板） 4.1. 进行原理图页面个性化设置（单页设置） Options-->schematic page propertise.. 5. .drn 文件是建立的工程的数据库文件，包括电路原理图（schematic）、元件库（design cache）、输出文件（outputs）。 6.工具栏的显示、隐藏和自定义 View-->toolbar 7.更改原理图背景颜色 Option-->Preferences.. 8.原理图的放大、缩小 ①快捷键i、o。 ②View-->zoom-->in/out ③按住ctrl ，滚动鼠标。 二、对原理图进行编辑 1.旋转元器件：快捷键R
2.画线：places -->wire 快捷键W 3.任意角度画线：画线时按住shift 4.网络节点：junction 5.删除网络节点：按住“s”键，鼠标左键单击节点，此时出 现一个方框，这时按“delete”键，即可删除。 6. 浏览命令browse 整体浏览：选中.drn 文件Edit-->browse-->parts/nets...... 点击原件标号可以直接定位到该原件。 三、对制作原件的编辑 1.批量放置管脚：place--pin array 2. 批量修改管教：选中需要修改的管脚--- 右键---edit