电子科大FPGA实验 交通信号灯

现代电子技术综合实验实验报告——基于VHDL语言的交通信号灯设计

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学号：

2015年3月

摘要

本文以设计简易的交通信号灯为例，介绍了使用VHDL语言开发FPGA的一般流程。该设计采用了硬件描述语言VHDL，在开发软件ISE上完成，可以在48MHz 的频率下正常工作。该信号灯可以依据设定时间进行倒计时，并按规律点亮东西、南北两个方向的红绿黄三种信号灯（本实例中以不同的LED灯演示）。使用ISE集成的仿真软件对VHDL程序进行仿真，并完成了综合布线与管脚锁定，最终下载到芯片上取得了良好效果。

关键词：FPGA，VHDL，ISE。

一、引言

1.1 项目研究现状

模拟交通信号灯是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。频率计的设计有传统方法和现代方法，传统的设计方法耗时耗功，设计强度大，且容易出错，设计的质量不一定是最好的。自然我们考虑到现代方法，即二十世纪八十年代兴起的电子设计自动化技术，英文为Electronic Design Auto，缩写为EDA。以EDA 工具作为开发手段，运用VHDL 语言，将使整个系统大大简化，提高整体的性能和可靠性。

1.2 本文研究的主要内容与关键技术

本次的交通设计主要是顶层设计以及信号灯的状态机设计与实现，采用VHDL 语言设计的交通灯，除晶振源外都在一块FPGA芯片上实现。整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该信号灯具有、精确、可靠、抗干扰性强和现场可编程等优点。

二、实验项目方案设计

2.1 项目系统设计原理

东西、南北车道各有一组信号灯用于指挥交通，东西方向车道和南北方向车道两条交叉道路上的车辆交替运行，每次通行时间都设为45秒。在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换通行车道。这就要求我们设计一个状态机来梳理四个状态间的关系，再设计四个状态分别对应的操作动作，即倒计时显示及LED灯显示，从而完成题目要求。

状态机真值表如下所示：

（S0状态：东西车道通行，南北车道禁行；S1状态：东西车道警示通行，南北车道禁行；S2状态：东西车道禁行，南北车道通行；S3状态：东西车道禁行，南北车道警示通行）

2.2 项目系统设计方案及模块组成

实验板上提供的晶振为48MHz ，这个频率并不适合计数、控制状态机运行以及扫描数码管显示，所以应该先将其合理分频。

数码显示部分，设计一个计数器进行50s 的记时并倒计时显示出来，由于输出倒计时数字为两位数，还要设计分位器将四个数字分别输出，通过扫描使数字同时经过3-8译码器在七段数码管上显示。

状态机部分，通过计数器的记时来更改状态，并设计每个状态对应的显示动作。模块组成如下图：

时钟输入与分频

计数

状态机

LED 显示

数字分位位选扫描

数码管显示

三、实验项目设计平台简介

随着可编程器件纷纷超越百万门级，设计者面临的产品性能与设计效率的挑战也越来越大。设计者必须合理选择各 EDA 厂家提供的加速设计的工具软件，这样才能在较短的时间内设计出高效稳定的产品。在本次设计中，由于选择的 FPGA 芯片是由 Xilinx 公司生产的，所以我们主要使用ISE 软件进行仿真和综合。

四、实验项目单元模块电路设计

4.1 分频模块设计

设置计数变量num ，达到分频常量时置零、重新计数并反转状态，达到分频器的效果。

晶振源为48MHz ，分为三个频率输出：（1）1kHz 频率用于扫描数码管输入信号；（2）2Hz 频率用于状态机；（3）1Hz 频率用于计数器计数以及黄灯闪烁模块。 程序如下： library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity div is

port (clk:in STD_LOGIC;

clk_1,clk_2,clk_1k : out STD_LOGIC); END;

architecture Behavioral of div is

signal num1k : integer range 0 to 23999; signal num2 : integer range 0 to 24;

signal num1 : integer range 0 to 9;

signal temp1k,temp2,temp1 : STD_LOGIC; begin

--48M div 1k

process(clk)

begin

if (clk'event and clk='1') then

if num1k=23999 then

num1k<=0;

temp1k<= not temp1k;

else

num1k<=num1k+1;

end if;

end if;

end process;

--1k div 2

process(temp1k)

begin

if (temp1k'event and temp1k='1') then

if num2=249 then

num2<=0;

temp2<= not temp2;

else

num2<=num2+1;

end if;

end if;

end process;

--2 div 1

process(temp2)

begin

if (temp2'event and temp2='1') then

if num1=1 then

num1<=0;

temp1<= not temp1;

else

num1<=num1+1;

end if;

end if;

end process;

clk_1k<=temp1k;

clk_2<=temp2;

clk_1<=temp1;

end Behavioral;

4.2 计数器模块设计

计数器原理比较简单，将时钟信号变成整数倒计时的时钟信号，输入到状态机中以备倒计时显示用。由于涉及到状态机返回的清零信号，所以如果计数与状态机采用同一个时钟则会造成时序上的不稳定，所以这里我们选择将计数器模块的输入时钟频率设置的比状态机慢一些。

程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity counter is

port (clk_in:in std_logic;

clr_in:in std_logic;

count_out:out integer range 0 to 50);

end counter;

architecture Behavioral of counter is

signal count:integer range 0 to 50;

begin

process(clk_in,clr_in)

begin

if clr_in=0 then

count=0;

else if(clk_in'event and clk_in='1') then

if count=50 then

count<=0;

else count<=count+1;

end if

end if

end if

end process;

end;

4.3 状态机模块设计

状态机真值表如前文所示，利用case语句对状态信号state的值进行分别讨论，再利用case语句将进程与其对应的state输出状况联系起来。从而达到LED 按规则点亮与倒计时并行的效果。

程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity traffic_new is

port(clk_in: in std_logic;

count: in integer range 0 to 50;

G1P,Y1P,R1P,G2P,Y2P,R2P,W1,W2: out std_logic;

clr_out:out std_logic;

count1,count2:out integer range 0 to 50);

end traffic_new;

architecture Behavioral of traffic_new is

signal state:std_logic_vector(1 downto 0):="00";

signal G1,Y1,R1,G2,Y2,R2:std_logic;

signal dis_count1,dis_count2:integer range 0 to 50;

begin

process(clk_in,count)

begin

if(clk_in'event and clk_in='1') then

case state is

when "00" =>

if count=45 then

state<="01";

clr_out<='1';

end if;

when "01" =>

if count=4 then

state<="10";

clr_out<='1';

end if;

when "10" =>

if count=45 then

state<="11";

clr_out<='1';

end if;

when "11" =>

if count=4 then

state<="00";

clr_out<='1';

end if;

when others =>

state<="00";

end case;

end if;

end process;

process(state,count)

begin

case state is

when "00" =>

G1<='1';Y1<='0';R1<='0';G2<='0';Y2<='0';R2<='1';

dis_count1<=45-count;

dis_count2<=50-count;

when "01" =>

G1<='0';Y1<='1';R1<='0';G2<='0';Y2<='0';R2<='1';

dis_count1<=5-count;

dis_count2<=5-count;

when "10" =>

G1<='0';Y1<='0';R1<='1';G2<='1';Y2<='0';R2<='0';

dis_count1<=50-count;

dis_count2<=45-count;

when "11" =>

G1<='0';Y1<='0';R1<='1';G2<='0';Y2<='1';R2<='0';

dis_count1<=5-count;

dis_count2<=5-count;

when others =>

G1<='1';Y1<='1';R1<='1';G2<='1';Y2<='1';R2<='1';

end case;

end process;

G1P<=not G1;

Y1P<=not Y1;

R1P<=not R1;

G2P<=not G2;

Y2P<=not Y2;

R2P<=not R2;

W1<=not '1';

W2<=not '1';

count1<=dis_count1;

count2<=dis_count2;

end Behavioral;

4.4 闪烁模块设计

这一模块比较简单，利用2kHz的时钟信号，通过整数变量计数分频，达到每1s一次高电平的输出效果，从而控制LED灯的通断。

程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity spark is

port (clk_in:in std_logic;

spark_in:in std_logic;

spark_out:out std_logic);

end

architecture Behavioral of spark is

begin

process(clk_in)

variable temp integer range 0 to 1:=0;

begin

if(clk_in'event and clk_in='1')

if temp=1 then

temp:=0;

else

temp:=temp+1;

end if

end if

if temp=1

then spark_out<=spark_in;

else spark_out<=not spark_in;

end if;

end process;

end Behavioral;

4.5 数字分位模块设计

因为从状态机输出的数字是两个两位数，不能在数码管上直接显示，需要进行分位。分位的原理也比较简单，通过对输入数的判断，按照情况输出。即如果输入的是35，大于30，则高位输出3，低位输出35-30=5。

程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

entity fenweiqi1 is

port (num_in:in integer range 0 to 50;

num1,num2:out integer range 0 to 9);

end;

architecture Behavioral of fenweiqi1 is

signal num_out_high: integer range 0 to 50;

signal num_out_low: integer range 0 to 50;

begin

process(num_in)

begin

if num_in=50 then

num_out_high<=5;num_out_low<=0;

else if num_in>=40 then

num_out_high<=4;num_out_low<=num_in-40;

else if num_in>=30 then

num_out_high<=3;num_out_low<=num_in-30;

else if num_in>=20 then

num_out_high<=2;num_out_low<=num_in-20;

else if num_in>=10 then

num_out_high<=1;num_out_low<=num_in-10;

else

num_out_high<=0;num_out_low<=num_in;

end if;

end if ;

end if ;

end if ;

end if;

end process;

num1<=num_out_high;

num2<=num_out_low;

end Behavioral;

4.6 扫描模块设计

扫描模块原理同样是通过整数变量做计数器，在每一个整数时对应不同的数码管显示。在扫描频率足够高时，肉眼便无法分辨哪个数码管正在显示，达到同时显示四个数字的效果。

程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity scan is

port (low_1,high_1,low_2,high_2:in integer range 0 to 9;

clk:in std_logic;

smgwx:out std_logic_vector(2 downto 0);

output:out integer range 0 to 9);

end scan;

architecture Behavioral of scan is

signal i:integer range 0 to 3;

begin

process(clk)

begin

if(clk'event and clk='1') then

if i<=3 then

i<=0;

else i<=i+1;

end if;

end if;

case i is

when i=0 =>

smgwx<="111";

output<=low_1;

when i=1 =>

smgwx<="110";

output<=high_1;

when i=2 =>

smgwx<="101";

output<=low_2;

when i=3 =>

smgwx<="100";

output<=high_2;

when others =>

smgwx<="000";

output<=8;

end case;

end process;

end Behavioral;

4.7 译码模块设计

译码模块即一个3-8译码器，不同的数字对应不同的数码管显示序列，写成case语句完成功能即可。

程序如下：

library ieee;

use ieee.std_logic_1164.all;

entity display is

port(num:in integer range 0 to 9;

smgdx:out std_logic_vector(7 downto 0));

end;

architecture Behavioral of display is

begin

process(num)

begin

case num is

when 0=>smgdx<="00000011";

when 1=>smgdx<="10011111";

when 2=>smgdx<="00100101";

when 3=>smgdx<="00001101";

when 4=>smgdx<="10011001";

when 5=>smgdx<="01001001";

when 6=>smgdx<="01000001";

when 7=>smgdx<="00000111";

when 8=>smgdx<="00000001";

when 9=>smgdx<="00001001";

when others=>smgdx<="XXXXXXXX";

end case;

end process;

end;

五、实验项目系统电路设计

5.1系统设计描述

该系统可以在48MHz状态下工作，通过分频器转化成合适频率后，在状态机中实现四种状态的循环，并输出LED灯高低电平的控制信号与数字显示信号。通过分位器、扫描电路、译码器将两组倒计时显示成数码管中的数字输出。

系统原理图如下：

5.2系统仿真

六、实验项目系统设计实现下载成功：

实验结果演示：

七、结束语

7.1 项目设计过程的重点与难点

项目过程中的重点在于状态机的设计，难点在于计数器与状态机时序关系的协调。难点在设计初并未发现，在后续仿真过程中发现了时序问题的严重性。

7.2 项目设计过程中遇到的主要问题及处理方法

主要问题一共有两个，一个是状态机、时钟信号、计数模块的时序关系问题，如采用同一个时钟，由于状态机中可以输出清零信号给计数模块，则必然会紊乱，产生时序错误。后来经过仿真和调试，将状态机的时钟略调快，时序问题得以解决。

第二个问题是整数端口过多，尽量将不必要的整数端口转化成STD_LOGIC形式，使得整个系统更加简洁。

7.3 收获与改进意见

通过这次实验，让我了解到了设计数字电路时不能忽视时序问题，硬件设计语言中要避免使用整数型端口。只有多动手实践才能熟练掌握电子设计技能。