cadence学习笔记2--Cadence原理图项目文件的创建、元件库的创建(持续更新)
Cadence原理图项目文件的创建、元件库的创建、元件的原理图的绘制等等操作
一、创建工程文件 (2)
1、创建工程： (3)
2、元件库的创建 (6)
1、放置管脚 (10)
2、放置元件的body (13)
3、元件属性的编辑 (14)
11月3号学习内容：
进入原理图设计阶段、
一、创建工程文件
在做原理图设计之前，进行简单的设置
首先点击菜单栏的Options---Design Template（工程中原理图创建的模板）
图2.1
图2.2
这个界面，可以对原理图的属性进行设置，如原理图的大小，原理图的Title Block文件等等属性。
1、创建工程：
点击菜单栏中的File---New--Project
图2.3创建原理图项目文件然后在弹出的对话框中，输入项目的名称
然后对文件进行一些设置
新建好的项目
由于原理图的背景色默认是白色，时间长了，看起来不舒适，那么可以对原理图的背景颜色进行设置。如下图所示操作：
如果想对原理图右下角的内容进行修改，可以点击菜单栏的Options的Schematic Page Properties单独对某一个原理图的右下角内容进行修改。可以修改原理图图纸的大小等等
具体的操作，需要自己去亲手操作一遍。
2、元件库的创建
点击菜单上File--New--Library，生成的库文件是直接存放到C盘的
图2.5元件原理图库的创建
可以选择库文件点击右键，然后将文件保存到指定目录下。
创建元件
两个种方式，如下所示
方式1：通过菜单栏创建，如图所示
方式2：通过下图所示创建
点击确定，输入元件名称
然后点击确定。
文件中显示的原件如下图所示:
虚框是元件的body
画元件原理图的步骤：
①查看元件的PDF文档；
②查看每个管脚的属性，是输入还是输出、电源管脚等等
查看CY2303.PDF文档，画原理图
具体的操作：
1、放置管脚
图2.6点击图示的图标，即可在元件上放置管脚
也可以点击Pin array图标,放置组形式的管脚
图 2.7点击Pin array图标,放置组形式的管脚
编辑管脚的属性，可以左键选中管脚，然后右键点击Edit Properties,然后跳出下图所示窗口。
根据元件PDF文档上的管脚的属性，设置好管教属性。
2、放置元件的body
图2.8点击图中的图标
然后选中虚线框，从下往上拖动就可以了。
3、元件属性的编辑
元件属性的对话框
选择False的时候，元件的管脚的名字会隐藏起来。
Pin Numbers Visible管脚编号是否显示
以上的内容，大家可以亲自去操作一遍。
如上图所示：点击Options中的Package Properties,弹出如下所示的对话框
可以修改元件的属性。例如修改元件的PCB Foot print
点击view中的Package，会出现如下所示：
这个表示在一个package中，只有一个元件。
双击，进入元件编辑界面。
去掉上图所示的地方的勾，可以任意位置划线了，定义线的起点和终点了。
是不是整数栅格显示的
cadence 学习笔记
1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置，哪位大虾告诉哈我？ 答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。 2. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？ 答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。 3. 如何更改Highlight高亮默认颜色？ 答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。 4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？ 答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。 5. 快速切换层快捷键 答：可以按数字区里的“-”或“+”来换层。 6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？ 答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。 1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。然后确定导出网表。 2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。然后导入即可，只要不出现error即可。 3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight就可以不高亮显示了。 7. 关于盲孔及埋孔B/B Via的制作方法？ 答：可先制作通孔Thru via，然后Setup->B/B via definitions->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。
OrCAD Capture CIS Cadence原理图绘制
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
Cadence学习笔记4PCB板设计
Cadence学习笔记4__PCB板设计 打开PCB Editor，新建一个文件File→New，模板选择Board，文件名为myBoard，点击Browse…选择文件路径，然后点击ok，如下图： 可能因为是破解软件，有的时候一些命令会没反应，保存好文件后，重新打开程序。 这个文档只介绍双层板设计。 设置板子大小： 点击工具栏setup→Design Parameter弹出窗口如下，在Design选项卡下面，单位选择mils，表示这个板子的所有的默认单位都是mil，精度Accuracy选择2，因为后面要出光绘，太大了也没用，大小设置4000*4000，相应的左下角坐标设为-2000和-2000，其余默认即可，第一行两个-2000是第二行两个4000的一半，表示原点在板子中心。一般情况下这里设置的板子应比比实际大小更大一些，特别是宽度，这样有利于摆放元器件。
接着设置栅格点大小，点击工具栏setup Grids，勾选“Grids On”显示栅格点，在非电气属性区域Non-Etch设置为25mil，表示布局<摆放元件）时的最小栅格点为25mil，在电气属性区域All Etch及下面的TOP和BOTTOM设为5mil，表示布线时的最小栅格点为5mil，在All Etch这里的Spaceing x和y可以设置所有层的电气属性栅格点，在下面的TOP和BOTTOM可以单独设置各个层，这里默认的是两层，如果还有更多的层，都会在这里显示。
设置板框： 板框大小就是做出来的板子的实际大小，根据实际情况确定。点击Add→line或左侧工具栏的划线图标，在右侧工具栏选择Options，然后选择类Board Geometry和子类 Outline，其余默认，如下图。其右上角有三个很小的图标，可以点击右上角的图标将其展开，否则鼠标移开后会自动收缩，展开后也可以点击将其收缩。如果不小心点击关掉了这个小窗口，可以在上方工具栏View→Windows勾选Options，同样的Visibility 和Find都可以这么操作。如果Options、Visibility和Find窗口都是点击了展开，那么可以点击将其中一个置于最前。
Cadence原理图绘制流程
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
Cadence学习笔记(十三)
1. 有些特殊的焊盘上要打很多孔，需要在Multiple Drill里设置。 2. .psm是元件封装的数据文件，不能直接编辑，.dra是绘图文件，我们可以用软件打开它对封装进行编辑。 3. 按room摆放： 使用PCB Editor， 1）在PCB Editor里设置room属性，导入网表后,Edit - Properties,在Find by name中选择Comp (or Pin)，点击More，选择需要赋予room属性的元件，弹出Edit Property对话框 ，在左边的Available Properties中选择Room，value=power3v3，然后点击Apply，在Show Properties 窗口可以看到所选的元件都有ROOM=power3v3，这样元件有了room属性； 2）接下来在PCB Editor里添加room区域，Setup - Outlines - Room Outline，在Create/Edit Option 选择Draw Rectangle，在板框内部拉出一个矩形框； 3）按照room属性来摆放，Place - Quick Place，在Placement Filter里选择Place by room，在下拉列表中选择power3v3，点击Place。 使用Capture CIS， 1）选中元件，右键Edit Properties，Filter by选择Cadence-Allegro，找到ROOM编辑，填写power1v6，再切换到
Cadence 16.2 学习笔记(一)
D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols 原理图操作 Friday, September 07, 2012 12:47 PM
为什么我的cadence16。3绘制原理图DRC 检测没问题之后，生成网表出现错误呢error initializing COM property pages: 无效指针 ? ? I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying: "Error initializing COM property pages: Invalid pointer" The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution? Thanks. I found the (partial) solution as following: Error while creating a netlist in Capture My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list. PROBLEM: While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why? SOLUTION: This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways: Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file: 1. Choose Start > Run to open the Run window. 2. Type cmd to open the command line window (CTRL+right click, run as admin) 3. Go to
于博士Cadence视频教程原理图设计pdf
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
Cadence 原理图库设计
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
学习笔记-candence16.6-原理图部分
Candence16.6学习笔记目录 一、原理图设计部分 1.针对原理图界面的操作 2.对原理图进行编辑 3.对制作原件的编辑 4.生成网表 5.生成清单和打印设置
一、针对原理图界面的操作 1.Design entry CIS: 进行板级设计时用来画原理图的。 2.PCB Editor:cadence 进行布局布线的软件。 3.Cadence product choices-----OrCAD capture CIS 4.进行原理图页面个性化设置（整体设置） Options-->design template.. （即原理图页面模板） 4.1. 进行原理图页面个性化设置（单页设置） Options-->schematic page propertise.. 5. .drn 文件是建立的工程的数据库文件，包括电路原理图（schematic）、元件库（design cache）、输出文件（outputs）。 6.工具栏的显示、隐藏和自定义 View-->toolbar 7.更改原理图背景颜色 Option-->Preferences.. 8.原理图的放大、缩小 ①快捷键i、o。 ②View-->zoom-->in/out ③按住ctrl ，滚动鼠标。 二、对原理图进行编辑 1.旋转元器件：快捷键R
2.画线：places -->wire 快捷键W 3.任意角度画线：画线时按住shift 4.网络节点：junction 5.删除网络节点：按住“s”键，鼠标左键单击节点，此时出 现一个方框，这时按“delete”键，即可删除。 6. 浏览命令browse 整体浏览：选中.drn 文件Edit-->browse-->parts/nets...... 点击原件标号可以直接定位到该原件。 三、对制作原件的编辑 1.批量放置管脚：place--pin array 2. 批量修改管教：选中需要修改的管脚--- 右键---edit
Cadence Capture输出带属性的PDF原理图设置步骤
Cadence Capture 输出带属性的PDF 原理图设置步骤 作者：Myedacn 2016-01-06 1.准备工作 需要安装两个工具，一个是虚拟打印机，一个是脚本运行工具 1.1虚拟打印机安装 官方推荐Adobe Acrobat ，但是这个是需要购买授权的，所以推荐安装免费开源的工具PDFCreator ，可以从网上下载到该工具。https://www.360docs.net/doc/a21733063.html,/可以下载到最新版本的软件。 按照提示进行安装，安装完成后，可以看到打印机列表里面多了一个虚拟打印机 记住这个打印机的名称，后面会用到。1.2安装脚本运行工具基于Adobe 、PostScript 及可移植文档格式（PDF ）的页面描述语言等而编译成的免费软件GhostScript 可以在官网下载到最新版本https://www.360docs.net/doc/a21733063.html,/按照提示进行安装，安装完成后记住安装路径，比如：C:\Program Files (x86)\gs\gs9.09\bin\gswin32c.exe 后面会用到。2.修改配置文件 打开Cadence Capture 安装目录，比如： C:\Cadence\SPB_16.6\tools\capture\tclscripts\capUtils 找到文件：capPdfUtil.tcl 用文本编辑器打开此文件： 找到以下位置进行修改： set ::capPdfUtil::mPSDriver "PDFCreator " 把默认的Adobe 打印机修改为PDFCreator 修改打印机安装程序位置，红色字体位置所示 set ::capPdfUtil::mPSToPDFConverterList { { "PDFCreator " {{C:\Program Files\PDFCreator\PDFCreator.exe }/N /q /o M y e d a c n 出品
cadence封装学习笔记(含实例)
Cadence封装制作实例 这是因为本人现在在学习PCB layout，而网上没有很多的实例来讲解，如果有大师愿意教我那有多好啊，嘿嘿！这里本人把学习cadence封装后的方法通过实例给其他的初学者更好的理解，因为本人也是初学者，不足或错误的地方请包涵，谢谢！ 一. M12_8芯航空插座封装制作 1.阅读M12_8芯航空插座的Datasheet了解相关参数； 根据Datasheet可知： a.航空插座的通孔焊盘Drill尺寸为 1.2mm≈50mil，我们可以设计其焊盘为 P65C50（焊盘设计会涉及到）； b.航空插座的直径为 5.5mm=21 6.53mil，以5.5/2mm为半径； 2.根据参数设计该航空插座的焊盘； a.已知钻孔直径Drill_size≈50mil可知：Regular Pad=Drill_size+16mil 通孔焊盘尺寸计算规则： 设元器件直插引脚直径为M，则 1)钻孔直径Drill_size=M+12mil，M≤40
=M+16mil，40＜M≤80 =M+20mil，M＞80 2)规则焊盘Regular Pad=Drill_size+16mil，Drill_size＜50mil =Drill_size+30mil，Drill_size≥50mil =Drill_size+40mil，Drill_size为矩形或椭圆形 3)阻焊盘Anti-Pad=Regular Pad+20mil 4)热风焊盘Drill_size＜10mil，内径ID=Drill_size+10mil，外径 OD=Drill_size+20mil； Drill_size＞10mil，内径ID= Drill_size+20mil 外径OD= Regular Pad+20mil = Drill_size+36mil，Drill_size＜50mil = Drill_size+50mil，Drill_size≥50mil = Drill_size+60mil，Drill_size为矩形或椭圆b.按照通孔焊盘计算方式我们命名为P65C50，打开Pad_Designer； File\NEW,点击Browse，选择文件所放路径，新建P65C50.pad文件 新建好文件后，设置相关参数：
如何将altium designer的原理图和PCB转入cadence里
说明： 1）本教程适用于将altium designer的原理图和PCB转入cadence（分别对应capture CIS和allegro）里。对于protel 99se，可以将其先导入较新版本的AD里，再转入cadence中。 2）整个过程中使用的软件包括altium designer Summer 08，cadence16.6，orCAD10.3-capture(免安装精简版)，PADS9.3三合一完美精简版。其中，后面两个软件较小，便于下载。 3）原理图的转化路线是，从altium designer导出的.dsn文件，用orcad10.3-capture打开后，保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件，也可以参考本人的方法进行尝试。 4）pcb转化的顺序是，altium designer导出的文件，导入PADS9.3打开，然后导出.asc文件。随后利用allegro对pads的接口，将pads文件导入。 1. 原理图的导入 1.1选中原理图的项目文件，即.PRJPCB文件，右键-》save projec as，选择.dsn文件，输入要保存的文件名，保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe（如果同一台电脑装了新版本的cadence，例如cadence16.6的话，环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说，CDS_LIC_FILE的值必须是安装目录\orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说，环境变量必须是5280@localhost。因此要使用orCAD10.3的话，必须将CDS_LIC_FILE 的值改掉，否则无法打开。等下使用cadence16.6，就必须将值改回来）。 1.3使用orCAD10.3将刚才保存的.dsn文件打开，并保存成project。 1.4 随后就可以使用新版本的cadence的capture CIS打开保存的文件（注意改环境变量中的用户变量CDS_LIC_FILE）。 2. PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装，因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3，file-》new，按照默认配置建立一个文件，保存。 1.2file-》import，选中要转换的.pcb文件，打开，保存在C盘的PADS Projects文件夹下面。 （安装PADS9.3三合一完美精简版时会自动在C盘产生这个文件夹。） 1.3file-》export，将文件保存为.asc文件。接下来回弹出下图所示的对话框。注意要将.pcb
Cadence16.5学习笔记之(一)—器件库、原理图
Cadence16.5学习笔记之（一）—器件库、原理图 一、简单快捷键 R—旋转器件方向(选中时) V—元件的镜像（水平） H—元件的镜像（竖直） F—放置电源 G—放置地 W—放置连线 J—放置节点 N—放置网络标号 T—放置文本备注（Ctrl + Enter:换行） B—放置总线 X—放置电器不连接 F4—自动放置线，一直按一直放。 元件的复制：Ctrl + C或按住Ctrl，拖动元件即可。 放置全局网络标号(级联多个原理图)：Place—Off-Page Connector 放置线、总线时，任意角度走线—按住Shift键，再走线。 二、查找元件、网络连接等 对整个工程、或单个的页面进行如下类似操作。 Edit->Browse->Parts：原理图画好了，选中工程，检查、查找定位器件 Edit->Browse->Nets：网络连接，对于检查电源连接有帮助 Edit->Browse->Off-Page Connector：显示工程中所有，原理图页面之间的网络连接（即归纳显示出所有全局网络标号） Edit->Browse->DRC Markers:DRC检查，显示出DRC电器检查的错误。（删掉这些错误：Tools->Designe Rules Cheak->Yes->Action->Delete existing DRC marker->Yes） Ctrl + F：搜索定位元件、网络，如在PCB布局、布线时（勾选）。以下类型选项：Parts:查找元件 Nets:查看网络连接 Power/GND:查看电源、地的网络连接 Flat Nets:查看电源、地的网络连接(功能更强大) 三、元件的更新或替换 选择工程对话框中的File ->Design Cache->右键->Replace Cach->....->是否保留元件的遗留属性，可以将封装更新过来 同样的操作，如果器件库中器件属性有改动，则更新元件（但不能将封装更新过来）：File ->Design Cache->右键->Updata Cach
CADENCE从原理图到PCB步骤(精)
CADENCE从原理图到PCB步骤 一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size 中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘； 3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools—Annotate （注解），在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），在工程管理界面下，双击Design Cache文件夹，选中刚才修改的元件，右键单击选择Update Cache，一路yes下去即可将原理图中该元件全部更新。 6）一些细节： 画原理图时的放大和缩小分别是按键“i”（Zoom In）和“o”（Zoom Out）和Protel有所区别；在创建元件封装的时候，除了GND可以同名以外，不能有其他同名的管脚，否者报错，不过貌似报错也没有影响，因为打开OrCAD自带的元件库时（比如Xilinx的FPGA），也有除GND外的同名管脚；添加网络标号的快捷键是“n”，不过在OrCAD中网络标号无法复制，记得Protel中是可以通过复制已有的网络标号来添加新的网络标号的。
Cadence自学笔记笔记
Cadence SPB15.7 快速入门视频教程目录 Capture CIS 原理图及元件库部分第1-15讲 第1讲课程介绍，学习方法，了解CADENCE软件 Cadence下几个程序说明 Design Entry CIS 系统级原理图设计 Design Entry HDL 芯片设计 Layout plus orcad 自带的pcb板布局布线工具，功能不是很强大，不推荐使用Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计 PCB Router pcb自动布线 Pcb SI SigXplorer Pcb电路板信号完整性仿真 OrCAD Capture CIS 对元件管理更方便相对于OrCAD Capture I 放大O 缩小 页面属性设置options Design Template options Schematic Page Propertie s 第2讲创建工程，创建元件库 原理图元件库，某元件分成几个部分，各部分间浏览ctrl+N ctrl+B 元件创建完后修改footprint封装，options Package Properties 第3讲分裂元件的制作方法 1、homogeneous 和heterogeneous 区别 homogeneous,芯片包含几个完全相同的部分 选择该模式，画好第一个part后，后面的part会自动生成，因为完全一样。但是引脚编号留空了，要自己再设置引脚编号。 heterogeneous芯片包含几个功能部分，可按照功能部分分成几个部分。 ctrl+N ctrl+B切换分裂元件的各个部分 原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击tools annotate,在Action下面选择相应的动作。 2、创建homogeneous类型元件 3、创建heterogeneous类型元件 第4讲正确使用heterogeneous类型的元件 1、可能出现的错误 Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen 2、出现错误的原因 分裂元件分成几个part,并且用了多片这样的分裂元件。Cadence搞不清楚每个part具体是哪个芯片的，需要手动设定 3、正确的处理方法
candence学习笔记
主要学习以下内容： （1）利用OrCAD Capture CIS 进行原理图设计 （2）利用Cadence PCB Editor 进行PCB布局布线 （3）光绘文件（Artwork）制作，如何生成Gerber文件。 1. 工具介绍 PCB Edtor 绘制PCB的工具 PCB Librarian 制作PCB原件库的工具 PCB Router自动布线的工具 PCB SI 和SigXplorar 电路板信号完整性仿真的工具 2 . OrCAD Capture CIS 启动改工具后，会打开如下界面，通常选择OrCAD Capture CIS OrCAD Capture CIS 与OrCAD Capture相比的优势是，在画原理图时对原理图中所有元件的管理会很方便。 3.
DSN文件，是建立工程的数据库文件，包含了工程的所有数据。 Design Cache，每在原理图中放置一个元件，就会在该文件下将该元件保存下来，当下次再放置同一个文件时，就可以很方便的从这里来选取相关元件。 Library，包含元理图用到的库 4. OrCAD Capture 的菜单是上下文相关的，对不同的窗口操作，菜单是不同的。 5. 原理图文件的创建 (1) 选原理图文件夹，Design---->New Schematic Page----->......... (2) 选原理图文件夹，右键单击------>New Page--------->........... 6. 原理图文件的删除 (1) 选中要删除的原理图文件，Design---->Delete----->......... (2) 选中要删除的原理图文件，按Delete键 7. 原理图文件的重命名 (1) 选中要得命名的原理图文件，Design---->Rename----->......... (2) 选中要得命名的原理图文件，右键单击------>Rename--------->........... 8. 原理图文件的放大和缩小 (1) i：放大o：缩小都是以鼠标所在位置为中心 (2) 通过菜单操作
cadence原理图设计规范
原理图设计规范 理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。 一、标准图框图幅 根据实际需要，我公司常用图幅为A2、A3、A4，并有标准格式的图框。其中每一图幅可根据方向分为Landscape（纵向）及Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。 二、电路布局 原理图的作用是表示电路连接关系，因此需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流程将各部分合理布局。连线时，需注意避免线条的不必要交叉，以免难于辨识。具体要求如下： 1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些 地方又很松, PCB 设计同等道理. 2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同 类机型资源共享, 各功能模块界线需清晰. 3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽 量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能. 4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚. 5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处. 6. 重要的控制或信号线需标明流向及用文字标明功能. 7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线 及相关标注,而不致于显得过分拥挤. 8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进 行对应设置的说明. 9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm). 10. 元件标号照公司要求按功能块进行标识. 11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐 压的滤波电容需标明耐压值. 12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人 名/审核人名, 日期, 版本号.
Cadence-原理图批量修改元器件属性
一、导出BOM 前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。最简单的方式是通过Tool→Annotate重新进行编排，保证不会出错。 步骤1，选中所在的工程设计，如下图 步骤2，点击Tools→Bill of Meterials
步骤3：选中“Place each part entry on a separate line”，并且在header和Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改BOM的内容 步骤1：打开BOM，刚打开的BOM应该是长得跟下面差不多
应该是这样。 这个演示只是装简单地添加了一个叫做Mount的属性，用于表明这个器件要不要焊接
修改完成后，如下图所示： 三、生成upd文件。 Cadence Capture CIS能够从UPD文件中自动更新器件的属性。所以一个很重要的步骤就是生成UPD文件。 UPD文件格式的基本样子是这样子的： "{Part Reference}" "TOL" "R1" "10%" "U1" "/IGNORE/" 步骤1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
步骤2：在sheet2的A1格中输入="$"&sheet1!A1&"$" 。如下图所示。这样做的目录是将sheet1的A1格的内容前后各加一个$号。其实添加$号也不是最终目的，只是这样操作比较简单