二输入或门版图报告
1绪论
1.1 设计背景
随着集成电路技术的日益进步，CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD工具软件中，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标
1.用MOS场效应管实现二输入或门电路。
2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。
3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。
4.用tanner软件中的L-Edit绘制或门版图，并进行DRC验证。
5.用W-Edit对或门的版图电路进行仿真并观察波形。
6.用tanner软件中的layout-Edit对或门进行LVS检验观察原理图与版图的匹配程度。
2二输入或门电路
2.2 电路结构
用CMOS实现反相器电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是两个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1
图2.1 二输入或门电路的原理图
2.2 电路仿真观察波形
给二输入或门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真并输出波形；波形图如下图2.2
图2.2 二输入或门电路输入输出波形图
2.3版图绘制及DRC仿真
用L-Edit版图绘制软件对电路进行版图绘制，同时进行DRC验证，
查看输出结果，检查有无错误；版图和输出结果如下图2.3
图2.3 二输入或门电路版图及DRC验证结果
2.4版图仿真观察波形
二输入或门原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.4
图2.4 二输入或门电路版图输入输出波形图
二输入或门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误；
2.5LVS检查匹配
用layout-Edit对反相器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查反相器电路原理图与版图的匹配程度；输出结果如下图2.5
图2.5 二输入或门电路LVS检查匹配图
总结
通过对典型的集成电路的设计、用tanner仿真和IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。再借助典型器件特性的探讨、tanner软件模拟电路的原理图绘制及其版图生成，熟悉了HSpice和tanner在此方面的应用，以增强计算机辅助电路模拟与设计的信心。
通过两个教学周的设计，综合运用所学的知识完成了设计任务。使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打基础的实践环节。进一步熟悉设计中使用的主流工具，学习了良好的技术文档撰写方法；掌握了逻辑设计的基本方法；加深学习并掌握半定制IC的前端设计方法，了解后端设计；加深综合对所学课程基础知识和基本理论的理解好掌握，培养了综合运用所学知识，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。
参考文献
[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于Hspice.全华科技图书股份有限公司印行,2006.
[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.
附录一：电路仿真网表
* SPICE netlist written by S-Edit Win32 7.03
* Written on Jul 5, 2013 at 09:45:24
.include "D:\TEXT\tanner\TSpice70\models\ml2_125.md"
Vdd Vdd Gnd 5
V A A Gnd PULSE (0 5 0 10n 10n 50n 100n)
VB B Gnd PULSE (0 5 0 10n 10n 35n 100n)
.tran/op 10n 200n method=bdf
.print tran v(A) v(B) v(Y)
* Waveform probing commands
.probe
.options probefilename="sedit.dat"
+ probesdbfile="I:\liu\liudianlutu .sdb"
+ probetopmodule="Module0"
* Main circuit: Module0
M1 N7 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N7 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 Y N7 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N7 B N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N2 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 Y N7 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u * End of main circuit: Module0
附录二：版图仿真网表
* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ; * TDB File: I:\liu\liubantu.tdb
* Cell: Cell0 Version 1.47
* Extract Definition File: D:\tanner\LEdit90\Samples\SPR\example1\lights.ext
* Extract Date and Time: 07/05/2013 - 09:50
.include D:\TEXT\tanner\TSpice70\models\ml2_125.md
* Warning: Layers with Unassigned AREA Capacitance.
*
*
*
*
*
*
* Warning: Layers with Unassigned FRINGE Capacitance.
*
*
*
*
*
*
*
*
* Warning: Layers with Zero Resistance.
*
*
*
*
* NODE NAME ALIASES
* 1 = Y (128.5,1.5)
* 5 = A (34.5,-18.5)
* 6 = B (56.5,-19)
M1 Y 2 4 4 PMOS L=10u W=11u
* M1 DRAIN GATE SOURCE BULK (93 14 103 25)
M2 Y 2 3 3 NMOS L=10u W=10u
* M2 DRAIN GATE SOURCE BULK (93 -15.5 103 -5.5)
M3 2 B 7 4 PMOS L=10u W=11.5u
* M3 DRAIN GATE SOURCE BULK (50 13.5 60 25)
M4 7 A 4 4 PMOS L=10u W=11.5u
* M4 DRAIN GATE SOURCE BULK (30 13.5 40 25)
M5 3 B 2 3 NMOS L=10u W=10u
* M5 DRAIN GATE SOURCE BULK (50 -15 60 -5)
M6 2 A 3 3 NMOS L=10u W=10u
* M6 DRAIN GATE SOURCE BULK (30 -15 40 -5)
* Total Nodes: 7
* Total Elements: 6
* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds
.END
集成电路课程设计(CMOS二输入及门)
） 课程设计任务书 学生姓名：王伟专业班级：电子1001班 指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路 初始条件： 计算机、Cadence软件、L-Edit软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） & 1、课程设计工作量：2周 2、技术要求： （1）学习Cadence IC软件和L-Edit软件。 （2）设计一个基于CMOS的二输入的与门电路。 （3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 | 学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。 对二输入与门电路进行设计仿真工作，完成课设报告的撰写。 提交课程设计报告，进行答辩。 指导教师签名：年月日系主任（或责任教师）签名：年月日
目录 # 摘要 (2) 绪论…....………………………………………….………………….. ..3 一、设计要求 (4) 二、设计原理 (4) 三、设计思路 (4) 3.1、非门电路 (4) 3.2、二输入与非门电路 (6) 、二输入与门电路 (8) } 四、二输入与门电路设计 (9) 4.1、原理图设计 (9) 4.2、仿真分析 (10) 4.3、生成网络表 (13) 五、版图设计........................ (20) 、PMOS管版图设计 (20) 、NMOS管版图设计 (22) 、与门版图设计 (23)
输入与非门电路版图设计
成绩评定表
课程设计任务书
目录 1 绪论 (1) 1.1设计背景 (1) 1.2设计目标 (1) 2 四输入与非门电路 (2) 2.1电路原理图 (2) 2.2四输入与非门电路仿真观察波形 (2) 2.3四输入与非门电路的版图绘制 (3) 2.4四输入与非门版图电路仿真观察波形 (4) 2.5LVS检查匹配 (5) 总结 (7) 参考文献 (8) 附录一：电路原理图网表 (9) 附录二：版图网表 (10)
1 绪论 1.1 设计背景 tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑四输入与非门电路原理图。 2.用tanner软件中的W-Edit对四输入与非门电路进行仿真，并观察波形。 3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。 4.用W-Edit对四输入与非门的版图电路进行仿真并观察波形。 5.用tanner软件中的layout-Edit对四输入与非门进行LVS检验观察原理图与版图的匹配程度。
完整word版图的应用的实验报告
实验六图的应用及其实现 一、实验目的1．进一步功固图常用的存储结构。 2．熟练掌握在图的邻接表实现图的基本操作。 3．理解掌握AOV网、AOE网在邻接表上的实现以及解决简单的应用问题。二、实验内容 [题目一]：从键盘上输入AOV网的顶点和有向边的信息,建立其邻接表存储结构,然后对该图拓扑排序,并输出拓扑序列. 试设计程序实现上述AOV网的类型定义和基本操作,完成上述功能。 测试数据：教材图7.28 [题目二]：从键盘上输入AOE网的顶点和有向边的信息,建立其邻接表存储结构,输出其关键路径和关键路径长度。试设计程序实现上述AOE网类型定义和基本操作,完成上述功能。 测试数据：教材图7.29 三、实验步骤 ㈠、数据结构与核心算法的设计描述 基本数据结构： #define TRUE 1 #define FALSE 0 #define OK 1 #define ERROR 0 #define INFEASIBLE -1 typedef int Status; /* Status 是函数的类型,其值是函数结果状态代码，如OK 等*/ #define INFINITY INT_MAX //定义无穷大∞ #define MAX_VERTEX_NUM 20 typedef int VertexType; typedef int InfoType; typedef struct ArcNode // 表结点定义 { InfoType info; int adjvex; //邻接点域，存放与Vi邻接的点在表头数组中的位置 ArcNode *nextarc; //链域，指示依附于vi的下一条边或弧的结点， }ArcNode; typedef struct VNode //表头结点 { int data; //存放顶点信息 struct ArcNode *firstarc; //指示第一个邻接点 }VNode,AdjList[MAX_VERTEX_NUM];
三输入或门版图设计的
1绪论 1.1 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。 HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。
D锁存器版图设计实验报告
第一章：绪论 1.1 简介 1.1.1 集成电路 集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。通过集成电路版图设计，将立体的电路系统转变为二维平面图形。利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。 以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。 器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。其他尺寸由生产工艺条件决定，不能随意设定。 在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。另外，衬底在版图设计过程中默认存在，不必画出。而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。 1.1.2 版图设计基本知识 版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的芯片设计才进行制版和工艺流片。 设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。 1.2 软件介绍 Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB板设计。Cadence在仿真、电路图设计、自动布局布线、
三输入多数表决器版图设计
集成电路版图设计 课程设计报告 课题名称：三输入多数表决器 姓名： XXXX 学号： 21111111 班级：电子科学与技术班
1.概述 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。 在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 2.设计要求 1) .设计一个三输入的多数表决器的版图。
2)．分析三输入多数表决器的功能及逻辑关系。 3)．用与非门的形式构建该表决器的电路图。 4)．利用EDA工具PDT画出其相应版图。 5)．利用几何设计规则文件进行在线DRC验证并修改版图。3.电路分析 根据三输入多数表决器的功能要求设计如果同意则输入1不同意输入0三输入表决器功能为有两个或者两个以上人同意则，则输出1，否者输出0,其真值表如下： 化简真值表得逻辑表达式表示并化简为： Out=A BC + A B C + AB C +ABC =AB+BC+AC = AB BC AC 这样可以用到三个两输入与非门和一个四输入与非门，达到逻辑功能和晶体管数量最小化的效果，节约了版图资源，减小了复杂程度。其逻辑电路图很容易得出如下：
数字集成电路设计实验报告
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
cad设计二输入讲解
《集成电路CAD》课程设计报告》 ——两输入或非门的设计 班级： 学号： 姓名： 指导教师：
一、设计要求 （1）绘制电路图 a、明确电路结构； b、明确电路中器件的类型、数目； c、明确电路中端口的数目以及所联接的信号类型； d、确定MOS的宽长比，确定MOS管的尺寸，沟长采用所用工艺规定的最 小条宽的整数倍。 （2）根据电路结构绘制版图 在正确的电路结构基础上，绘制版图： a、要求版图中电路的元件数目、类型以及尺寸与所画电路结构保持一致； b、要求元件之间连接正确，并与所确定电路结构保持一致； c、要求版图中电路的端口数目、位置与所确定电路保持一致； （3）DRC验证 绘制版图后要进行DRC验证： a、采用DRC规则文件对绘制版图进行DRC校验； b、根据校验提示语句修改版图直至正确为止，提交正确的DRC校验结果。 （4）撰写课程设计报告 按以下要求书写： a、报告严格按照以下提供模板格式书写； b、报告内容要含有原电路电路图以及所绘制版图的截图； c、报告内容要含有DRC校验结果（相关截图以及文件）。 二、设计目的 1、熟悉candence软件，并掌握其各种工具的使用方法。 2、用cadence设计一个三输入或非门，并画出仿真电路、版图、并验证其特性。 三、设计的具体实现 1.电路概述 二输入或非门有两个输入端A和B以及一个输出端Q，当A端或B端为高电平时输出为低电平，当两个输入都为低电平输出才为高，表达式如下所示： = Y+ A B
或非门的电路符号和真值表如图1所示： 图2 由于此次是用CMOS管构建的二输入或非门，而CMOS管的基本门电路有非门、与非门、或非门等，所以直接用CMOS管搭建出二输或非门电路。原理图如图二所示。 2.cadence简介： Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。本次设计是基于cadence工具的三输入或非门的电路和版图设计。
与非门版图设计
目录 1绪论 (2) 1.1 设计背景 (2) 1.2设计目标 (2) 2与门电路设计 (3) 2.1电路原理 (3) 2.2电路结构 (3) 2.3与门电路仿真波形 (4) 2.4与门电路的版图绘制及DRC验证 (5) 2.5与门电路版图仿真 (6) 2.6 LVS检查匹配 (6) 总结 (8) 参考文献 (9) 附录一版图网表： (10) 附录二电路图网表 (12)
1绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用MOS场效应管实现二输入与门电路。 2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。 3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。 4.用tanner软件中的L-Edit绘制反相器版图，并进行DRC验证。 5.用W-Edit对反相器的版图电路进行仿真并观察波形。 6.用tanner软件中的layout-Edit对反相器进行LVS检验观察原理图与版图的 匹配程度。
ADS实验报告
射频微波EDA课程报告 学院： 班级： 姓名： 学号： 指导老师： 2015年5月
一、本课设学习目的 通过射频微波EDA课程设计的学习，在学习EDA仿真软件ADS使用方法的基础上，掌握最基本的射频无源/有源电路的工作原理与系统仿真设计。加深对于EDA的理解，并将理论与实践相结合，用实践证明理论，更深入掌握EDA。 二、本课设报告内容 （一）、利用ADS进行放大器匹配电路设计。要求：1）使用晶体管为bjt_pkg （参数beta=50），2）中心频率为1900MHz，对应的S21>30dB，S11和S22<-30dB。1）相关电路原理简介： （一）1.导入ac_vcc.dns，按照书本所示更改电路图，添加终端负载等元件，写入改变终端阻抗的方程： 2）必要的设计参数、步骤、仿真电路图 2.开始仿真，引入S21的矩形图，并插入标志，得到如下：
3.运行仿真，输出portZ （2）数据列表，可以看出，当频率大于等于400MHz 时，负载阻抗为35欧： 4.在数据显示窗中计算感抗，容抗值： （3）插入列表，显示电感值和感抗范围: freq 100.0 M Hz 200.0 M Hz 300.0 M Hz 400.0 M Hz 500.0 M Hz 600.0 M Hz 700.0 M Hz 800.0 M Hz 900.0 M Hz 1.000 GHz 1.100 GHz 1.200 GHz 1.300 GHz 1.400 GHz 1.500 GHz 1.600 GHz 1.700 GHz 1.800 GHz 1.900 GHz 2.000 GHz 2.100 GHz 2.200 GHz 2.300 GHz 2.400 GHz 2.500 GHz 2.600 GHz 2.700 GHz 2.800 GHz 2.900 GHz 3.000 GHz 3.100 GHz 3.200 GHz 3.300 GHz 3.400 GHz 3.500 GHz 3.600 GHz 3.700 GHz PortZ(2) 50.000 / 0.000 50.000 / 0.000 50.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000
二输入与非门、或非门版图设计
课程名称Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版图设 计 与非门电路的版图： .spc文件（瞬时分析）： * Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. *
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* * WARNING: Layers with Unassigned FRINGE Capacitance. * * * 版图设计实验报告 课程名称：集成电路版图设计 姓名： 学号； 专业；电子科学与技术 教师；老师 目录 （一）实验目的 (3) （二）实验步骤 (4) 1，搭建环境···································································································· 2，运用ic6151··························································································· 3，作图··········································································································· 4，Run DRC·························································································· 5，画原理图··························································································· 6，Run LVS········································································································（三）实验总结················································································································· * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * 二或门电路的设计 一．实验目的 1.熟悉Schematic，Virtuoso设计环境，掌握或门电路原理图输入方法。 2.熟悉仿真参数设置，掌握仿真步骤 3.掌握画版图步骤，了解版图设计规则 4.掌握版图的验证。 二．实验内容 2.1原理图设计 ①建立库文件 在CIW窗口中建立or库文件与or视图，打开电路原理图设计窗口。 ②添加元件 在gpdk180中选择3个pmos和3个nmos，在analoglib库中选择vcc和gnd各一个，按图1添加所需文件。 ③连线：按图1完成连线。 图1 二或门电路原理图 ④添加输入pin为A,B;输出pin为Y。 ⑤检查 检查电路结构与连线如图1所示，使用Check and Save图标进行差错修改并保存。 2.2二输入或门仿真 仿真电路如图1所示。对输入信号进行设值。 A输入信号设值如图2所示： 图2 Setup Analog Stimuli窗口 B输入信号设值如图3所示： 图3 Setup Analog Stimuli窗口电源电压设置如图4所示: 图4 Setup Analog Stimuli窗口对二输入或门进行瞬态分析，仿真设值窗口如图5所示： 图5 Choosing Analyses窗口 输出显示信号在原理图中选择A、B、Y三端。如图6所示： 图6 Analog Design Environment 窗口运行仿真，仿真曲线如图7所示： 图7 或门tran仿真曲线 2.3或门版图设计 启动版图设计环境Virtuoso layout Editor,完成or版图设计。 ①创建视图 在CIW窗口中建立Design库的or视图，打开Virtuoso layout Editor设计窗口。 ②添加元件 选择并添加3个pmos和3个nmos的单元版图。 ③布局布线 参考电路结构的特点，直接调用设计好的单元版图，按照MOS管版图设计规则，考虑所有布线所需要的几何尺寸以及所在的版层，可以选择先画出或非门版图，再画反相器版图，然后再将两者相连从而完成布线。 ④按照电路图1进行连线检查，连线无误后保存。 福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩 一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图： 反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图： 《集成电路版图设计》实验（一）： 三输入与或门设计 一．设计目的 1、掌握使用Ledit软件绘制基本的元器件单元版图。 2、掌握数字电路基本单元CMOS版图的绘制方法，并利用CMOS版图设计简单的门电路，然后对其进行基本的DRC检查。 3、学习标准逻辑单元的版图绘制。 二．设计原理 （一）设计步骤： 1、设计参数设置：包括工艺参数设置（理解 Technology Unit 和Technology Setup的关系）、栅格设置（理解显示栅格、鼠标栅格和定位栅格）、选择参数设置等 2、布局布线：安排各个晶体管、基本单元、复杂单元在芯片上的位置，并且设计走线，实现管间、门间、单元间的互连。 4、尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等（此次实验可以忽略）。 5、版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 6、布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 7、版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check），能够找到DRC规则在版图的应用点。 （二）设计目标： 1、满足电路功能、性能指标、质量要求。 2、尽可能达到面积的最小化，以提高集成度，降低成本。 3、尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性。三．设计内容 用CMOS工艺设计一个三输入与或门F=A+B﹡C，进行基本的DRC 检查。 四.评价标准 本次的实验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有一个更系统更全面的了解，并且通过软件的使用，达到将来参与电路设计工作的的入门练习作用。 五．部分设计规则描述 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 实验报告册 课程名称：集成电路版图设计教程姓名： 学号： 院系： 专业： 教师： 2016 年5 月15 日 实验一： OP电路搭建 一、实验目的： 1.搭建实体电路。 2.为画版图提供参考。 3.方便导入网表。 4.熟悉使用cadence。 二、实验原理和内容： 根据所用到的mn管分析各部分的使用方法，简化为几个小模块，其中有两个差分对管。合理运用匹配规则，不同的MOS管可以通过打孔O来实现相互的连接。 三、实验步骤： 1.新建设计库。在file→new→library；在name输入自己的学号；右边选择：attch to……；选择sto2→OK。然后在tools→library manager下就可看到自己建的库。 2.新建CellView。在file→new→CellView；cell栏输入OP，type →选择layout。 3.加器件。进入自己建好的电路图，选择快捷键I进行调用器件。MOS 管，在browse下查找sto2，然后调用出自己需要的器件。 4.连线。注意：若线的终点没有别的电极或者连线，则要双击左键才能终止画线。一个节点只能引出3根线。无论线的起点或是终点，光标都应进入红色电极接电。 5.加电源，和地符号。电源Vdd和地Vss的符号在analoglib库中选择和调用，然后再进行连线。 （可以通过Q键来编辑器件属性，把实验规定的MOS管的width和length数据输入，这样就可以在电路图的器件符号中显示出来） 6.检查和保存。命令是check and save。（检查主要针对电路的连接关系：连线或管脚浮空，总线与单线连接错误等）如果有错和警告，在‘schematic check’中会显示出错的原因，可以点击查看纠正。（画完后查看完整电路按快捷键F，连线一定要尽量节约空间，简化电路） 四、实验数据和结果： 导出电路网表的方法：新建文件OP，file→Export→OP（library browser 选NAND2），NAND.cdl，Analog √ 课程名称 Course 集成电路设计技术项目名称 Item 二输入与非门、或非门版图 设计 与非门电路的版图： .spc文件（瞬时分析）： * Circuit Extracted by T anner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * 版图设计实验报告
二输入与非门、或非门版图设计
二或门电路的设计
福州大学集成电路版图设计实验报告
三输入与或门设计
版图设计实验报告
二输入与非门,或非门版图设计