Verilog编码规范
Verilog编码规范
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1命名规范 (6)
2代码编写规范 (8)
2.1 版面 (8)
2.2 编写代码规范 (8)
3电路设计规则 (16)
3.1 时钟 (16)
3.2 复位 (17)
3.3 避免LATCH (18)
3.4 避免组合反馈 (18)
3.5 赋值语句 (18)
3.6 case语句和if-then-else语句 (18)
3.7 状态机 (19)
3.8 异步逻辑 (20)
4模块划分 (21)
5提高可移植性的编码风格 (21)
5.1 采用参数化设计 (21)
5.2 采用独立于工具平台和工艺库的设计 (22)
5.3 尽量使用已经得到验证的IP (22)
6其他一些设计建议 (22)
7附件 (24)
8参考文档： (28)
基本原则：简单，一致，可重用。
●简单指尽量使用简单的语句，尽量使用简单的设计，尽量使用简单的时钟，尽量
使用简单的复位。
●一致指尽量保持代码风格一致，尽量保持命名一致。
●可重用指有成熟的IP尽量使用IP，设计的代码要尽量可重用。
1命名规范
给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。
有区别指取名字不要一样，假如大家只有一个手机号码，那这个号码还能有什么用处？
有根源指取名字要能象姓氏一样，让人一看就直到是张家的后代而不是李家的。
有深度就是取名字要有涵义，张一,张二,张三虽然也是名字，但是请考虑一下被取名字人的感受。
简单点，几十个字母长的名字，打字的和看字的都累。
?大小写规则：只有parameter，`define和module名称才能享受大写。
?Module 名应与文件名保持一致（文件名是小写），假如不想在设计后面遇到麻烦的话。
?不要尝试使用任何保留字，因为他们已经被保留了。
?不要重复使用同样的名字去命名不同的数据。
?（建议）对module名加”_LVx”的后缀，增强module名称的结构层次含义
如：设计顶层为TOP LEVEL，即LEVEL1，命名为QTRxxxx_LV1；
时钟模块，IO_PAD，CORE，为LEVEL2，命名为CLK_PROC_LV2等等；
CORE内子模块为LEVEL3，然后以此类推。
?对于来自同一驱动源的所有时钟信号使用相同的名字。
?对于低电平有效的信号，应该以_n结尾。
?模块间相连端口名称要一致。
?（建议）使用下表所列的命名缩写方式。
全称名称
clock Clk
reset rst
clear clr
address addr
data_in din
data_out dout
interrupt request int
read enable rden
write enable wren
count cnt
全称名称
request req
control ctrl
arbiter arb
pointer ptr
segment seg
memory mem
register reg
?（建议）使用下列后缀命名方式
全称添加后缀
active low _n
enable _en
select _sel
flag _flg
delay _dly
?信号命名的两个词之间用下划线间隔，如ram_addr，cnt_ctrl等等?信号命名尽量不要使用孤立的、小写的英文字母L
2代码编写规范
2.1版面
?语句独立成行，增加可读性和可维护性。
?行的长度
保持每行小于或等于72个字符。因为有的终端或打印机每行不能超过80个字符。规定72个字符是为了留出边空，提高可读性。还有一个原因是为象vi这样
的编辑器留有显示行号的地方。
用回车来分割超过72个字符的行，并且在下一行用缩进来表示该行是前一行的继续。
?缩进。
用缩进来提高续行和嵌套循环的可读性。
缩进采用4个空格。
避免使用TAB键。不同的编辑器或用户环境使得TAB的位置差别很大，造成缩进的混乱。有一些工具可以将TAB替换成空格。
?（建议）使用注释
使用注释来解释端口、信号、信号组、always块、函数等。注释应该放在它所描述的代码的附近。注释应该简明扼要，并足够说明问题。避免注释杂乱。显而
易见的功能不用加注释。注释关键是说明设计意图。
2.2编写代码规范
?在源文件中要有文件头
在源文件、script文件的开始应包含一个文件头。文件头至少应包含下列信息：文件名、作者、模块的功能描述和关键特征的列表、文件产生的日期、更改记录
（日期、更改者、更改的内容）。（参见代码模板sample.v）
?模块名称用大写，例如：module MEM_CTRL。
?端口声明时每行声明一个端口，并有注释（最好在同一行），也可对同一类型的一组端口加注释。对于时钟，复位以及其他控制信号，需要注释有效工作沿或者有
效工作值
建议用下述顺序声明端口。
//INPUTs
clocks , // posedge active
resets , // active high
enables , // active high
other control signals ,
Data and address lines ,
//OUTPUTs
clocks ,
resets ,
enables ,
other control signals ,
data
?在输入和输出两类端口之间留一个空行来提高可读性。如上例所示。
?端口列表之后，使用parameter定义内部信号宽度以及其他参数化设置。
?IO信号申明和内部信号申明要单独成行，参考sample.v文件
?使用简单的语句，一般使用if … else…和case就能满足大部分需求，不要使用复杂的语句
?常量
（1）一位的控制信号采用二进制表达方式，如1'b0；
（2）常数位宽不可缺省；
如：
Bad：if ((rst_n == 0) && (cnt_addr == 15))
Good：if ((rst_n == 1'b0) && (cnt_addr == 5'd15))
?变量
（1）Net and Register
（a）一位位宽的wire信号的声明不可缺省
（b）一个reg变量只可以在一个always语句中赋值
（c）（建议）任一register的赋值加上单位延迟，对异步复位同样加上单位延迟；
（d）向量有效位顺序的定义采用倒序格式，如：Data[4:0]
（2）Memory
代码中不建议使用Memory(存储器阵列)，Memory只用于Testbench中，访问存储器阵列中某一向量的某一位或几位，需要通过中间变量进行。
例：
reg[15:0] mem[0:255];
temp = mem[33]; //temp gets data at addr 33
3_bit_reg = temp[8:6]; //get three bits of addr 33
?运算符及表达式
（1）表达式
（a）用括号来表示执行的优先级，尽管操作符本身有优先顺序，但用括号表示优
先级对读者更清晰，更有意义
如：
Bad: A + B ? C : D;
Good: (A + B) ? C : D;
（b）适当使用括号
适当使用括号可以控制生成的电路结构，如Z = A + B + C + D，综合结果
可能为三级加法器，而变换为Z = (A + B) + (C + D)，综合结果则可能为
两级加法器；
（c）注意资源共享
需要资源共享的部分一定要放在同一个模块的同一个always语句中，不同
模块不同always语句之间的代码不能实现资源共享。
如：always @(...)
if (...) d0 = A + B;
else d0 = C + D;
中，DC可能只会生成一个加法器。
条件算子中不存在资源共享
如：z = (cond＝＝1’b1)? (a+b) : (c+d);
必须使用两个加法器；
而等效的条件if-else语句可以资源共享，如：
if (cond==1’b1)
z = (a+b);
else
z = (c+d);
只要加法器的输入端复用，就可以实现加法器的共享，使用一个加法器实现。
（d）尽量采用公共子表达式
如：
x=a+b+c
y=d+a+b
改为：z=a+b
x=z+c
y=d+z
（2）算符
（a）条件运算符
r1 = gate? r2 : r3;
避免使用条件嵌套:
r1 = (aa = 0)? ((bb == 0)? r2 : r3) : r4; or
r1 = {aa,bb} == 0? r2:
{aa,bb} == 0? r3:
{aa,bb} == 0? R4:r4;
（b）逻辑操作符
在if()，while()，()?A:B 之类的表达式中，括号中的表达式应该是一个
逻辑表达式，相应的操作符应该用逻辑操作符。
如：wire x,A,B;
(x) ? A:B 与 (x == 1'b1) ? A:B
If(A&B) 与 if((A&&B)==1’b1)
While(A=B) 与 while(A==B)
操作结果相同，但显然前者不规范。
（c）乘法运算符“*”
对于一个变量data与常数constant相乘data * constant，如果常数不是
2的整数次幂，建议先将其分解，如constant= 53 = 32 + 16 + 4 + 1 = 2^5
+ 2^4 + 2^2 + 2^0，这样乘积就可以表示为变量data移位结果的相加。对
于乘法运算符“*”，综合后通常得到的是乘法器，时延较大。
赋值语句
（1）不要在信号列表中进行运算操作
如：Bad: addr(a,b,d&e);
Good: addr(a,b,c); c=d&e;
（2）BLOCK赋值和NON-BLOCK赋值的使用
（a）组合逻辑采用BLOCK赋值（=）
如：
always @(dat)
i_dat = dat;
（b）非组合逻辑（主要是寄存器）采用NON-BLOCK赋值并加delay以保证前仿真和后仿真的一致
如：
always @(posedeg clk)
q <= #`DEL d;
（3）在同一块语句中不允许同时出现阻塞赋值和非阻塞赋值
条件语句
（1）IF语句
（a）向量比较时，比较的向量长度要相等，同样向量和常量比较时长度也要求匹配，长度不同时要求进行显式位扩展（verilog对位数小的向量做0扩展以
使它们的长度相匹配，该扩展是隐式的）
如：
reg [7:0] abc;
reg [3:0] def;
.......
if (abc == {4'b0,def}) begin
.......
if (abc == 8'h0) begin
（b）不要采用if表达式的简写形式
例如：
if (variable) 等同于 if (variable != 0)
if (!variable) 等同于 if (variable == 0)
但后者才合乎规范
（c）每个if都应该有一个else与之相对应，如果条件为假时不进行任何操作，则用一条空语句else；避免产生latch
（d）if...else if...else if...else的代码书写格式如下，要注意优先级
if (...)
begin
......
end
else
begin
if (...)
......
else (...)
if (...)
else (...)
end
（d）如果变量在if-else语句中非完全赋值，则应给变量一个缺省值
如：
if (a == b)
begin
v1 = 2'b01;
v2 = 2'b10; //v3 is not assigned
end
else if (a == c)
begin
v2 = 2'b10;
v3 = 2'b11; //v1 is not assigned
end
else //default赋值
begin
v1 = 2'b00;
v2 = 2'b00;
v3 = 2'b00;
end
（2）CASE语句
（a）所有的case语句都应该有一个default语句，避免产生Latch （b）（建议）不要使用casex、casez语句，综合工具不支持
?循环语句
（1）forever语句
（2）repeat语句
（3）while语句
（4）for语句
在可以用其它语句描述电路时，建议不要采用循环语句来描述。
?initial语句
不要在RTL代码中出现initial 块
综合会将initial块忽略，使前仿真和后仿真不一致
initial
begin
......
end
always语句
（1）在使用always生成组合逻辑时，敏感表要列全，敏感表中也不能包含没有用到的变量。
Rule:
Combinational sensitivity lists should include
1)Any signal on right hand side of assignment
2)Any signal in if or case expression
For example:
......
module sense_list_ex(
b,
c,
d
);
//PARAMETER
//INPUTS
input b;
input c;
input d;
//OUTPUTS
//INOUTS
//SIGNAL DECLARA TIONS
wire b;
wire c;
wire d;
reg a;
//ASSIGN STATEMENTS
//MAIN CODE
always @ (b or c or d)
if (b＝＝1’b1)
a = c & d;
else
if (c==1’b1) a = d;
endmodule //SENSE_LIST_EX
（2）对带异步清零端的寄存器的定义模板
always @(posedge clk_main or negedge rst_n)
if （rst_n == 1'b0）//此处统一采用rst_n == 1'b0形式而不采用（! rst_n）begin //形式，对相关寄存器清0（采用# `u_dly<= 赋值）......
end
else
begin
//对相关寄存器赋值（采用# `u_dly<= 赋值）
......
end
采用时钟上升沿触发。
有限状态机（FSM）
（1）组合逻辑和时序逻辑分开描述；
// PART 1: COMBINATERIAL LOGIC FOR NEXT STATE always @(cur_state or full_new_fr or full or have_space)
begin: OVC_FSM_NXT_ST
case (cur_state)
STDBY:
begin
if (full_new_fr == 1'b1)
nxt_state = W_BLOCK;
else if (full == 1'b1)
nxt_state = W_DSCD;
else
nxt_state = cur_state;
end
W_BLOCK:
begin
if (have_space == 1'b1)
nxt_state = STDBY;
else
nxt_state = cur_state;
end
W_DSCD:
begin
if (have_space == 1'b1)
nxt_state = STDBY;
else
nxt_state = W_BLOCK;
end
default:
nxt_state = STDBY;
endcase
end // OVC_FSM_NXT_ST
// PART 2: SEQUENTIAL LOGIC FOR CURRENT STATE
always @(posedge clk or `RST_EDGE reset)
begin: OVC_FSM_ST_TRANS
if(reset == `RST_V ALUE)
cur_state <= `DL Y W_BLOCK;
else
cur_state <= `DL Y nxt_state;
end // OVC_FSM_ST_TRANS
3电路设计规则
3.1时钟
?（建议）简单的时钟结构易于理解、分析和维护，而且容易产生好的综合结果。
最好是能够有单一的全局时钟，所有寄存器都在上升沿触发。
?所有子模块内部使用单一时钟单一时钟沿，如条件不满足时，必须注明原因，并提出对综合以及布线的要求。
?设计中包含内部产生的时钟时，必须将所有需要的时钟在一个单独的模块中生成。
?如果不得不用混合的时钟沿，在综合和时序分析时确保能满足时钟精度最差情况下的占空比。同时确保把假定的占空比写入用户手册。
在多数设计中，占空比是时钟树的函数，而时钟树的插入通常又依赖于具体的工艺。使用Core的芯片设计者必须检查实际的占空比能够满足Core的要求，也
应该了解怎样改变综合和时序分析的策略以使得Core能够满足实际的条件。
?（建议）多数基于扫描链的测试方法要求对上升沿和下降沿触发的寄存器分开处理。如果必须使用大量的上升沿和下降沿触发的寄存器，将上升沿和下降沿触发的寄存器分到不同的模块中是很有用的。这样容易确定下降沿触发的寄存器，并可将它们放到不同的扫描链中。
?（建议）避免在RTL级手工实例化时钟Buffer。
时钟Buffer通常是在综合以后在物理设计时插入的。在可综合的RTL代码中，时钟网络通常被认为是理想的网络，没有延时。在布局布线时，时钟树插入工具插入适当的结构，尽可能的接近理想的、平衡的时钟配布网络。
一个例外情况是在顶层模块中可以插入厂家提供的伪时钟Buffer，用于指明时钟树的源头和时钟树的参数。
?（建议）避免在RTL级使用门控时钟或内部产生的时钟信号。
门控时钟电路依赖于具体的工艺和时序。门控时钟不正确的时序可能导致假的时钟信号和误操作。不同局部时钟SKEW还会导致保持时间冲突（violation）。
门控时钟还会降低电路的可测性，也使得综合的约束变得困难。
多数低功耗的电路需要门控时钟，但它们不应该出现在RTL级的编码中，象Power Compiler这类工具可以自动去做。
如果设计中必须使用门控时钟、内部产生的时钟或复位信号，应该让产生这些信号的电路位于设计顶层的一个独立的模块中。它将违反编码规范的地方限制在一个小的范围内，有利于对这些产生电路开发特殊的测试策略。对于其他模块将可采用标准的时序分析和扫描链插入技术。
3.2复位
?（建议）确保所有寄存器只被简单的复位信号所控制。
最好的情况是，复位信号是1bit寄存器的输出。因为组合逻辑的输出会带有毛刺，对于异步复位电路，则会引起触发器的异常。
?（建议）尽可能避免内部产生的条件复位信号。通常模块内所有寄存器应在同一时间内被复位。这种方式使得分析和设计更加简单和容易。
?（建议）如果需要条件复位，设置一个单独的复位信号，并且将产生逻辑隔离于一个单独的模块。这种方式可使代码更易读，并易于综合出好的结果。
?如果需要内部产生异步复位信号，必须保证所产生的异步复位信号没有毛刺，最好的办法是保证异步复位信号最后为1bit触发器的输出，
例如当计数器达到一个预设值时，产生异步复位信号：
bad：wire reset; assign reset = (count==value);
better: reg reset;
always @(posedge clk)
reset <= (count==value);
3.3避免LATCH
描述组合逻辑的always块中，如果if语句缺乏else子句、case语句中各个条件所处理的变量不同都会在综合时推断出LATCH。使用下述方法可避免LATCH:
?对所有的输入条件都给出输出。
?保证always块敏感列表完备。
敏感列表应包括：if(…)，case(…)中的条件信号；所有always块中位于赋值语句右边的信号；当信号为多bit向量时，应包括向量的所有bit而不是部分。
?在最终优先级的分支上使用else子句，而不用elsif。
?所有的Case 应该有一个default case。
?避免使用LATCH，除非能清楚地分析相关电路的时序以及毛刺带来的影响3.4避免组合反馈
?在设计中避免组合反馈电路。
这种电路违背了同步设计原则，难以控制其行为，对仿真、调试和DFT都极其不利。
3.5赋值语句
?在写可综合的代码时，在时序逻辑的always语句块中总是使用非阻塞赋值。否则RTL级的仿真会和门级仿真的结果不一致。
?在组合逻辑的always语句块中使用阻塞赋值。
?同一个触发器不能在多个always块中被赋值。
3.6case语句和if-else语句
?（建议）如果不需要有优先级的编码结构，建议使用case语句而不要使用if-else 语句。
对于基于cycle的仿真器，case语句的仿真速度要比if 语句的仿真速度快。对于大的多选器，case语句也比条件赋值语句的仿真速度快。
对于综合工具，case语句也往往能产生出时序和面积更优化的电路。
?（建议）对于条件分支为独热编码的case语句，建议采用下列语句，对于综合工具能产生较优化的电路
case(1’b1)
condition1 : statement ;
condition2 : statement ;
…
default : statement;
endcase
3.7状态机
?将状态机的描述分成两个always块，一个用来描述组合逻辑，一个用来描述时序逻辑。
?（建议）用参数语句来定义状态向量。
?（建议）将状态机的逻辑和非状态机的逻辑分成不同的模块，以便于综合工具对状态机进行单独优化。
?必须使用default条件为状态机指定一个默认的状态，防止状态机进入死锁状态。
?FSM提供防死锁机制，以防止限死在某个状态，特别是在异常情况下。
?在FSM逻辑比较复杂的时候，建议使用独热编码方式，以提高时序。
// PART 1: COMBINATERIAL LOGIC FOR NEXT STATE
always @(cur_state or full_new_fr or full or have_space)
begin: OVC_FSM_NXT_ST
case (cur_state)
STDBY:
begin
if (full_new_fr == 1'b1)
nxt_state = W_BLOCK;
else if (full == 1'b1)
nxt_state = W_DSCD;
else
nxt_state = cur_state;
end
W_BLOCK:
begin
if (have_space == 1'b1)
nxt_state = STDBY;
else
nxt_state = cur_state;
end
W_DSCD:
begin
if (have_space == 1'b1)
nxt_state = STDBY;
else
nxt_state = W_BLOCK;
end
default:
nxt_state = STDBY; endcase
end // OVC_FSM_NXT_ST
// PART 2: SEQUENTIAL LOGIC FOR CURRENT STATE
always @(posedge clk or `RST_EDGE reset)
begin: OVC_FSM_ST_TRANS if(reset == `RST_V ALUE)
cur_state <= `DLY W_BLOCK; else
cur_state <= `DL Y nxt_state; end // OVC_FSM_ST_TRANS
? 状态机输出异步控制信号时，必须采用下列结构
D
Q
Q SET
CLR
D
Q
Q SET
CLR
state register output register clk
combinatorial
logic
inputs
outputs
3.8 异步逻辑
? （建议）避免使用异步逻辑。异步逻辑难于设计和验证，并会降低设计的可移植
性。 ? （建议）如果在设计中使用异步逻辑，将异步逻辑和同步逻辑分成不同的模块。
这使得代码检查更加容易（异步逻辑通常需要仔细的检查和功能及时序上的验证）。 ? 异步信号必须使用两级触发器同步之后使用。如下图所示
D
Q
Q SET
CLR D
Q
Q SET
CLR combinatorial
logic
clk1clk2
D
Q
Q
SET
CLR
to inner logic
智造工坊verilog代码规范
Verilog 代码规范 陈永／Jon chen 2015.12.16
FPGA项目规范体系 智造工坊FPGA项目的执行需要严格按照完整的规范体系完成，代码规范只是一个组成部分。 智造工坊FPGA项目规范 流程规范工 程 规 范 文 档 规 范 代 码 规 范 实 现 规 范 仿 真 规 范 测 试 规 范 验 收 规 范 维 护 规 范
代码规范声明 本课程所述的Verilog代码规范是根据本公司近20年来数百个FPGA项目经验总结出的规范，旨在提高内部工程师工作效率和工作质量。 不同公司根据自身的业务类型和管理理念，具有不同的代码风格和代码规范。本课程仅阐述本公司的代码规范，供初学者参考学习。本课程如有不合理之处或对课程中的规范有更好的建议，请及时提出，一经确认采纳，定有重谢！ 联系方式： 邮箱：Jonchen@https://www.360docs.net/doc/a914961576.html, QQ : 517343565
Verilog 代码规范作用 增加代码可读性，复用性，统一性，维护性 提升编码效率，降低语法出错率和逻辑出错率 提高代码实现效率，优化FPGA 逻辑资源，提高设计可靠性和稳定性 初级规范 中级规范 高级规范 （外在形式，基本规范，风格统一即可） （基本保障，建议统一执行） （经验总结，建议在项目中体会)
初级规范 文件名与模块名定义文件头 注释 模块内部结构 端口定义 参数定义 信号定义对齐方式缩进方式模块例化顶层要求
初级（文件名，模块名） 文件名，模块名 1）文件名和模块名保持一致 2）文件以小写.v为后缀名 3）文件名和模块名由小写字母a-z，数字0-9，下划线组成 4）文件名和模块名长度不超过16个字符 5）文件名和模块名中的几个词组以下划线隔开 6）文件名和模块名要有一定含义，和模块功能保持一致 7） Altera公司的Ipcore以ALT开头，Xilinx芯片的Ipcore以XIL开头（一个项目多家芯片） 8）时钟复位控制模块统一用clk_rst，寄存器模块统一用reg_ctrl 9）单芯片项目FPGA顶层模块名统一用fpga_top 10）多板卡多芯片项目FPGA顶层模块名用xx_fpgan_top命名（xx：板卡名，n：FPGA编号）
(免费)[VHDL+Verilog]良好的代码编写风格(二十五条)
[VHDL+Verilog]良好的代码编写风格（二十五条） 良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下： （1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； （5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； （11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和V erilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；
Verilog试题 A答案
北京航空航天大学 2011 ～2012 学年第二学期 数字EDA 期末考试试卷 （ 2012 年 5 月 23 日） 班级：__________；学号：______________；姓名：__________________；成绩：___________ 注意事项：1、填空题与选择题直接在试题上作答 2、设计题在答题纸上作答 正题： 一、填空题（共30分，每道题3分） 1． 写出表达式以实现对应电路的逻辑功能。 F 2． 根据图中输入输出关系将Verilog 模块定义补充完整，其中信号A 为5比特宽度，其余信号为1比特宽度。 A 宽 3． IEEE 标准的硬件描述语言是 verilog HDL 和 VHDL 。 4． 你所知道的可编程逻辑器件有（至少两种）： FPGA, CPLD, GAL, PAL （任写其二） 。 5． 假定某4比特位宽的变量a 的值为4’b1011，计算下列运算表达式的结果 6． Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X 和Z 。其中0表示低电平状态，1表示高电平状态，X 表示 不定态（或未知状态） ，Z 表示 高阻态 。 assign F= E ^ ( (A&B) | (!(C&D))) module tblock( A,B,C ) ; output [4:0] A; input B; inout C; …… //省略了功能描述 endmodule //模块结束 &a = 1’b0 ~a = 4’b0100 {3{a}} = 12’b101110111011 {a[2:0],a[3]} = 4’b0111 (a<4’d3) || (a>=a) = 1’b1 !a = 1’b0
VERILOG语言编写规范
VERILOG语言编写规范 1 目的 本规范的目的是提高书写代码的可读性可修改性可重用性，优化代码综合和仿真结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化公司的ASIC设计输入从而做到 1. 逻辑功能正确 2.可快速仿真 3. 综合结果最优如果是hardware model) 4. 可读性较好。 2 范围 本规范涉及Verilog HDL编码风格，编码中应注意的问题， Testbench的编码等。 本规范适用于Verilog model的任何一级（ RTL behavioral, gate_level)，也适用于出于仿真，综合或二者结合的目的而设计的模块。 3 定义 Verilog HDL ： Verilog 硬件描述语言 FSM ：有限状态机 伪路径：静态时序分析（ STA）认为是时序失败，而设计者认为是正确的路径 4 引用标准和参考资料 下列标准包含的条文通过在本标准中引用而构成本标准的条文在标准出版时所示版本 均为有效所有标准都会被修订使用本标准的各方应探讨使用下列标准最新版本的可能性 Actel HDLCoding Style Guider Sun Microsystems Revision 1.0 VerilogStyle and Coding Guidelines 5 规范内容 5.1 Verilog 编码风格
本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级（ RTL behavioral,gate_level) 也适用于出于仿真，综合或二者结合的目的而设计的模块。 5.1.1 命名规范 选择有意义的信号和变量名，对设计是十分重要的。命名包含信号或变量诸如出处，有效状态等基本含义下面给出一些命名的规则。 1. 用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来如 For ( I = 0; I < 1024; I = I + 1 ) Mem[I]<= #1 32’b0; For 语句中的循环指针I 就没必要用loop_index作为指针名。 2. 用连贯的缩写 长的名字对书写和记忆会带来不便，甚至带来错误采用缩写时应注意同一信号在模块中的一致性。缩写的例子如下： Addr address Pntr pointer Clk clock Rst reset 3. 用名字前加小写n表示低电平有效高电平有效的信号不得以下划线表示短暂 的引擎信号建议采用高有效 如 nRst, nTrdy, nIrdy nIdsel. 4. 大小写原则 名字一般首字符大写，其余小写（但parameter, integer 定义的数值名可全部用大写），两个词之间要用下划线连接（或第二个单词首字母大写） 如 :Packet_addr, Data_in, Mem_wr , Mem_ce_ Or: PacketAddr, DataIn, MemWr , MemCe 5.全局信号名字中应包含信号来源的一些信息 如: D_addr[7:2] 这里的 D 指明了地址是解码模块(Decoder module)中的地址.
VERYLOG编码规范
Verilog编码规范！ 一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师总结说，一个优秀的程序员，能维护的代码长度大约在1万行数量级。代码的整洁程度，很大程度上影响着代码的维护难度。 遵循代码编写规范书写的代码，很容易阅读、理解、维护、修改、跟踪调试、整理文档。相反代码编写风格随意的代码，通常晦涩、凌乱，会给开发者本人的调试、修改工作带来困难，也会给合作者带来很大麻烦。 （实际上英文Coding Style有另一层涵义，更偏重的是，某一个电路，用那一种形式的语言描述，才能将电路描述得更准确，综合以后产生的电路更合理。本文更偏重的是，编写Verilog代码时的书写习惯。） 二. 强调编写规范的宗旨。 缩小篇幅 提高整洁度 便于跟踪、分析、调试 增强可读性，帮助阅读者理解 便于整理文档 便于交流合作 三. 变量及信号命名规范。 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如CpuRamRd信号，经锁存后应命名为CpuRamRd_r。 低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。如CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr 多级锁存的信号，可多加r以标明。如CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。 4. 模块的命名。 在系统设计阶段应该为每个模块进行命名。命名的方法是，将模块英文名称的各个单词首字母组合起来，形成3到5个字符的缩写。若模块的英文名只有一个单词，可取该单词的前3个字母。各模块的命名以3个字母为宜。例如： Arithmatic Logical Unit模块，命名为ALU。 Data Memory Interface模块，命名为DMI。
第5章-Verilog HDL语法规范(第10讲)-5.10
Verilog HDL语言规范
Verilog HDL 行为描述语句 本部分介绍行为描述语句。通过行为级建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系通过行为模块的仿真加以验证。同时行为级建模还可以用来生成仿真激励信号，对已设计模块进行仿真验证。
Verilog HDL 行为描述语句 --过程语句 过程分配用于更新reg，integer，time，real， realtime和存储器数据类型。对于过程分配和连续分配来说，有下面的不同之处： ?连续分配 连续分配驱动网络。只要一个输入操作数的值发生变化，则更新和求取所驱动网络的值。 ?过程分配 在过程流结构的控制下，过程分配更新流结构内变量的值。
Verilog HDL 行为描述语句 --过程语句 过程分配的右边可以是求取值的任何表达式。左边应该是一个变量，它接收右边表达式分配的值。 过程分配的左边可以是下面的一种格式： ?reg 、integer 、real 、realtime 或者time 数据类型分配给这些数据类型所引用的名字。 ?reg 、integer 、real 、realtime 或者time 数据类型的位选择分配到单个的比特位
Verilog HDL 行为描述语句 --过程语句 ?reg 、integer 、real 、realtime 或者time 数据类型的部分选择一个或者多个连续的比特位的部分选择。 ?存储器字 存储器的单个字 ?任何上面的并置（连接）或者嵌套的并置（连接） 上面四种形式的并置或者嵌套的并置。这些语句对右边的表达式进行有效的分割，将分割的部分按顺序分配到并置或者嵌套并置的不同部分中。
用verilog语言编写交通灯程序
交通灯 一、实验目的 写一个交通灯，要求： ①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30 个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。最后用modelsim软件进行仿真。 ②要求设计是一个可综合设计。 二、实验原理 根据实验要求的逻辑功能描述，可以分析得出原理图如下： 根据实验要求画出控制器的状态转移图如下：
三、代码 1、源代码 （1）控制器模块 module traffic_lights(clk,rst,count,ew,sn); input clk,rst; input[5:0] count; output[2:0] ew,sn; reg[2:0] ew,sn; reg[3:0] state; parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk) if(!rst) begin state<=Idle; end else casex(state) Idle: if(rst) begin state<=s1; end s1: if(count=='d25) begin state<=s2; end s2: if(count=='d30) begin state<=s3;
end s3: if(count=='d55) begin state<=s4; end s4: if(count=='d60) begin state<=s1; end endcase always @(posedge clk) begin if(!rst) begin ew<=3'b100; sn<=3'b100; end else casex(state) Idle: if(rst) begin ew<=3'b100; sn<=3'b001; end s1: if(count=='d25) begin ew<=3'b100; sn<=3'b010; end
Verilog编码风格
Verilog编码风格 嵌入式开发2010-05-03 15:28:13 阅读14 评论0 字号：大中小订阅 这是以前公司的对fpga代码编写的要求 良好代码编写风格的通则概括如下： （1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； （5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； （11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； （13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心 2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； （14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； （15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：
verilog语言代码设计规范
verilog语言代码设计规范2011年12月
目录 一、规范适用范围 ------------------------------------------------------------------------ 4 1.1项目适用范围------------------------------------------------------------------------------------- 4 1.2人员适用范围------------------------------------------------------------------------------------- 4 1.3编码设计的成果形式 --------------------------------------------------------------------------- 4 二、代码书写规范 ------------------------------------------------------------------------ 5 2.1模块说明书写规范------------------------------------------------------------------------------- 5 2.1模块注释书写规范------------------------------------------------------------------------------- 5 2.3变量名称书写规范------------------------------------------------------------------------------- 6 2.4代码结构书写规范------------------------------------------------------------------------------- 7 三、使用verilog语言的语法范围----------------------------------------------------- 8 3.1设计RTL代码的语法范围 -------------------------------------------------------------------- 8 3.2设计仿真代码的语法范围 -------------------------------------------------------------------- 10 四、使用verilog语言的结构范围---------------------------------------------------- 11 4.1系统设计文件的形式与使用方法----------------------------------------------------------- 11 4.2模块结构划分的标准 -------------------------------------------------------------------------- 12 4．3组合逻辑的代码风格 ------------------------------------------------------------------------ 13 4.4时序逻辑的代码风格 -------------------------------------------------------------------------- 21 4.5仿真代码的代码风格 -------------------------------------------------------------------------- 27 五、使用受限范围内的语法或结构要进行的申请过程-------------------------- 32 5.1受限的语法与结构------------------------------------------------------------------------------ 32 5.2批准使用的程序--------------------------------------------------------------------------------- 32
Verilog+HDL代码书写规范
1.目的 本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综合和仿真的结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化可编程技术部的FPGA设计输入，从而做到：①逻辑功能正确，②可快速仿真，③综合结果最优（如果是hardware model)，④可读性较好。 2.范围 本规范涉及Verilog HDL编码风格，编码中应注意的问题，Testbench的编码等。 本规范适用于Verilog model的任何一级（RTL，behavioral, gate_level)，也适用于出于仿真、综合或二者结合的目的而设计的模块。 3.定义 Verilog HDL ： Verilog 硬件描述语言 FSM ：有限状态机 伪路径：静态时序分析（STA）认为是时序失败，而设计者认为是正确的路径。 4.规范内容 4.1.Verilog 编码风格 本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级（RTL，behavioral, gate_level)，也适用于出于仿真，综合或二者结合的目的而设计的模块。 4.1.1. 命名的习惯 选择有意义的信号和变量名，对设计是十分重要的。命名包含信号或变量诸如出处、有效状态等基本含义，下面给出一些命名的规则。 y用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来，如 For ( I = 0; I < 1024; I = I + 1 ) Mem[I] <= 32’b0; For 语句中的循环指针I 就没必要用loop_index作为指针名。 y用连贯的缩写 长的名字对书写和记忆会带来不便，甚至带来错误。采用缩写时应注意同一信号在模块中的一致性。缩写的例子如下： Addr address Pntr pointer Clk clock reset
Verilog HDL设计练习
Verilog HDL设计练习进阶（一） 练习一．简单的组合逻辑设计 目的：掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 `include "./compare.v" //包含模块文件。在有的仿真调试环境中并不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule 仿真波形（部分）：
verilog的代码规范和coding风格
verilog的代码规范和coding风格 想要成为一名优秀的数字IC设计工程师需要哪些基本的专业知识呢？如下： 1.半导体物理学、半导体器件物理学、基本的固体物理、半导体工艺与制造等物理学知识； 2.电路分析、模拟电子线路、COMS模拟集成电路、专用 集成电路基础等模拟IC知识； 3.信号系统、数字信号处理、信道编码、通信原理等通 信知识； 4.C语言、汇编、C++、脚本（shell、tcl、perl）、Linux（我觉得如果懂kernel那就更好了）、体系结构、组成原理等计算机知识； 5.各种EDA和编程调试工具的使用Modelsim、Debussy、quartus ii、Cadence、DC、vim等等（就数字方向而言 用的最多的5种左右，模拟另当别论）；另外虚拟机什么的总得玩得转吧！ 6.当然最重要的还是我们亲爱的--verilog,不会 verilog（当然VHDL也是一样的）那你会别的也算不上优秀的 Digital IC Engineer！verilog语法并不复杂，只是初 学者容易犯一些“类C”错误，总会不经意
间将verilog写 成了C语言，或者是没有使用并行思想，或者就是多处 赋值等等问题。如果我们克服了之前的一些小毛病，在 这 些之外，我们想更近一步提升自己的写代码水平、研发 水平，而不是只做一个码农的话那么我们要做的就是： 第一步：提高代码规范性，每个企业、研究所可能都有 自己的一套代码书写规范，但是总的来说都有一些共性，而且往往这些共性的地方还特别多，一个没有代码规范 的程序员不可能写出非常漂亮和优秀的程序，当然有了 规 范的代码后也不一定就能写出漂亮和优秀的程序，这是 两码事。代码规范之后的一个境界我觉得是优良的编程 风 格，编程风格不同于代码规范，编程风格在verilog中 特别指代那些逻辑上的风格，同样的功能，使用不同的 编 程风格，代码综合面积可能是几倍的关系，这一点我深 有体会，另外，人们不经意间的编码习惯可能会导致许 多 冗余代码，在verilog综合之后，这些冗余就会成为实 实在在多出来的不必要的电路，他们或者是寄存器或者
Verilog编码规范
Verilog编码规范 （仅供内部使用） 拟制: xxx 日期： xxx 审核:审核者日期：yyyy-mm-dd 批准:批准者日期：yyyy-mm-dd 版权所有侵权必究
修订记录
目录 1命名规范 (5) 2代码编写规范 (10) 2.1 版面 (10) 2.2 编写代码规范 (11) 3电路设计规则 (29) 3.1 时钟 (29) 3.2 复位 (31) 3.3 避免LATCH (32) 3.4 避免组合反馈 (33) 3.5 赋值语句 (33) 3.6 case语句和if-then-else语句 (33) 3.7 状态机 (34) 3.8 异步逻辑 (37) 4模块划分 (38)
5提高可移植性的编码风格 (39) 5.1 采用参数化设计 (39) 5.2 采用独立于工具平台和工艺库的设计 (40) 5.3 尽量使用已经得到验证的IP (41) 6其他一些设计建议 (42) 7附件 (45) 8参考文档： (54) 基本原则：简单，一致，可重用。 简单指尽量使用简单的语句，尽量使用简单的设计，尽量使用简 单的时钟，尽量使用简单的复位。 一致指尽量保持代码风格一致，尽量保持命名一致。 可重用指有成熟的IP尽量使用IP，设计的代码要尽量可重用。
1命名规范 给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。 有区别指取名字不要一样，假如大家只有一个手机号码，那这个号码还能有什么用处？ 有根源指取名字要能象姓氏一样，让人一看就直到是张家的后代而不是李家的。 有深度就是取名字要有涵义，张一,张二,张三虽然也是名字，但是请考虑一下被取名字人的感受。 简单点，几十个字母长的名字，打字的和看字的都累。 大小写规则：只有parameter，`define和module名称才能享受 大写。 Module 名应与文件名保持一致（文件名是小写），假如不想在设 计后面遇到麻烦的话。 不要尝试使用任何保留字，因为他们已经被保留了。 不要重复使用同样的名字去命名不同的数据。 （建议）对module名加”_LVx”的后缀，增强module名称的结 构层次含义
verilog书写规范
海思高校合作——QA培训资料 一、RTL CODE 规范 1.标准的文件头 在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。 统一使用以下的文件头： // ************************************************************** // COPYRIGHT(c)2005, Hislicon Technologies Co, Ltd // All rights reserved. // // IP LIB INDEX : IP lib index just sa UTOPIA_B // IP Name : the top module_name of this ip, usually, is same // as the small ip classified name just as UTOPIA // File name : file_name of the file just as “tx_fifo.v” // Module name : module_name of this file just as “TX_FIFO” // Full name : complete Emglish nme of this abbreviated // // Author : Athor/ID // Email : Author?s email // Data : // Version : V 1.0 // //Abstract : // Called by : Father Module // // Modification history // ------------------------------------------------------------------------------------------------------ // // // $Log$ // // ********************************************************************* 2. 标准的module 格式(module 整体结构) 对于模块的书写采用统一的格式便于项目内部成员的理解和维护，我们用批处理建立了一个MODULE模块，其内容解释如下： ●端口定义按照输入，输出，双向的顺序： ●模块名、模块例化名统一，例化名前加大写U_以区分（多次 例化另加标识），三者关系： 文件名：xxx .v (小写)
VHDL+Verilog良好的代码编写风格
VHDL+Verilog良好的代码编写风格（二十五条） 田Sir 发表于: 2010-4-28 13:56 来源: 湖北师范学院电工电子实验教学示范中心良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；（5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；（11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；（13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； （14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； （15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； （16）在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； （17）如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性； （18）尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数； （19）对一些重要的always 语句块定义一个有意义的标号，这样有助于调试。注意标号名不要与信号名、变量名重复； （20）代码编写时的数据类型只使用IEEE 定义的标准类型，在VHDL 语言中，设计者可以定义新的类型和子类型，但是所有这些都必须基于IEEE 的标准； （21）在设计中不要直接使用数字，作为例外，可以使用0 和1。建议采用参数定义代替直接的数字。同
Verilog代码编写规范
Verilog代码编写规范 有点东东，给大家一起分享一下：********* Verilog代码编写规范 一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师总结说，一个优秀的程序员，能维护的代码长度大约在1万行数量级。代码的整洁程度，很大程度上影响着代码的维护难度。 遵循代码编写规范书写的代码，很容易阅读、理解、维护、修改、跟踪调试、整理文档。相反代码编写风格随意的代码，通常晦涩、凌乱，会给开发者本人的调试、修改工作带来困难，也会给合作者带来很大麻烦。 （实际上英文Coding Style有另一层涵义，更偏重的是，某一个电路，用那一种形式的语言描述，才能将电路描述得更准确，综合以后产生的电路更合理。本文更偏重的是，编写Verilog代码时的书写习惯。）二. 强调编写规范的宗旨。 缩小篇幅 提高整洁度 便于跟踪、分析、调试 增强可读性，帮助阅读者理解 便于整理文档 便于交流合作 三. 变量及信号命名规范。 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys 开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如CpuRamRd信号，经锁存后应命名为CpuRamRd_r。 低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。如CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr 多级锁存的信号，可多加r以标明。如CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。 4. 模块的命名。 在系统设计阶段应该为每个模块进行命名。命名的方法是，将模块英文名称的各个单词首字母组合起来，形成3到5个字符的缩写。若模块的英文名只有一个单词，可取该单词的前3个字母。各模块的命名以3个字母为宜。例如： Arithmatic Logical Unit模块，命名为ALU。 Data Memory Interface模块，命名为DMI。 Decoder模块，命名为DEC。 5. 模块之间的接口信号的命名。
经典Verilog代码标准
一、工程建立规范： 1、工程的组成： （1）一个顶层文件夹 （2）顶层文件夹下，至少包括以下四个子文件夹 a)project文件夹：存放ISE工程文件，包括ise、bit、mac等文件 b)source文件夹：存放verilog源文件 c)explain文件件：存放注释说明文档 d)test文件夹：存放测试程序代码，可进一步分为软件调试程序、硬件调试程序 2、工程的命令： （3）定层文件夹命令为top_xxx，xxx为工程的识别名称 （4）顶层文件夹的子文件夹分别命名为：project、source、explain、test 二、RTL CODE 规范 1.标准的文件头 在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。 统一使用以下的文件头： // ************************************************************** // COPYRIGHT(c)2005, Hislicon Technologies Co, Ltd // All rights reserved. // // IP LIB INDEX : IP lib index just sa UTOPIA_B // IP Name : the top module_name of this ip, usually, is same // as the small ip classified name just as UTOPIA // File name : file_name of the file just as “tx_fifo.v” // Module name : module_name of this file just as “TX_FIFO” // Full name : complete Emglish nme of this abbreviated // // Author : Athor/ID // Email : Author?s email // Data : // Version : V 1.0 // //Abstract : // Called by : Father Module // // Modification history // ------------------------------------------------------------------------------------------------------ // //