利用Verilog HDL实现基于FPGA的分频方法

利用Verilog HDL实现基于FPGA的分频方法

许文建，陈洪波，李晓

中国矿业大学信息与电气工程学院，江苏徐州（221008）

E-mail：bachelor122@https://www.360docs.net/doc/af1476351.html,

摘要：本文从实际应用出发，分别介绍了利用Verilog HDL硬件语言实现的整数和半整数分频的通用方法。并在Quartus II软件环境下，利用Altera 公司的ACEX1K系列器件进行了仿真和调试。

关键词：Verilog HDL；分频；FPGA

1. 引言

在复杂数字逻辑电路设计中，经常会用到多个不同的时钟信号。一般可分为奇数、偶数、半整数分频。本文首先简要介绍了FPGA 器件的特点和应用范围。接着分别介绍了整数和分数分频的常用方法，并在QuartusII开发软件下，利用Verilog硬件描述语言来设计数字逻辑电路。

在数字逻辑电路设计中，分频器是一种基本电路。我们常会遇到偶数分频、奇数分频、半整数分频等，在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频，实现较为简单。但对半整数分频分频实现较为困难。

FPGA（Field programmable Gates Array，现场可编程门阵列）【1】都是可编程逻辑器件，它们是在PAL、GAL 等逻辑器件基础上发展起来的。同以往的PAL、GAL 相比，FPGA/CPLD 的规模比较大，适合于时序、组合等逻辑电路的应用。它可以替代几十甚至上百块通用IC 芯片。这种芯片具有可编程和实现方案容易改动等特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM、或EPROM 中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块EPROM 芯片，就能实现一种新的功能。它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点，因此，可广泛应用于产品的原理设计和产品生产之中。几乎所有应用门阵列、PLD 和中小规模通用数字集成电路的场合均可应用FPGA 和CPLD 器件。在现代电子系统中，数字系统所占的比例越来越大。系统发展的趋势是数字化和集成化，而FPGA 作为可编程ASIC（专用集成电路）器件，它将在数字逻辑系统中发挥越来越重要的作用。

2. 整数分频原理

整数分频包括偶数分频和奇数分频，对于偶数N分频，通常是由模N/2 计数器实现一个占空比为1：1的N分频器，分频输出信号模N/2 自动取反。对于奇数N 分频，上述方法就不适用了，N奇数分频，要使占空比为50%，以如下思路实现：

1、以原时钟周期的N倍作为一个处理周期；（用计数器计数的作用）

2、生成占空比为N2 ：N2＋1（除法取整）的波形；（以计数器值采样）

3、将B生成的波形相移原时钟的半个周期；（用负沿打的作用）

4、若高电平占N2宽，输出将B和C的波形相或；若高电平占N2＋1宽，输出将B和C 的波形相与

下面分别以两个程序分别介绍偶数和奇数分频方法：

2.1 偶数分频

如果时钟信号为40MHz，一个16位的计数器从0计到65535（一共65536个不同的值）。计数器的最高位将以40000000/65536=610Hz的频率翻转。

对应的Verilog HDL语言如下所示:

module devide (clk, speaker);

input clk;

output speaker;

reg [15:0] counter; // 16位的2进制计数器

always @(posedge clk)

counter <= counter+1;

assign speaker = counter[15]; // 使用计数器的最高有效位为输出

endmodule

计数器的最低有效位（counter[0]）以20MHz的频率翻转，类似的counter[1]以10MHz 的频率翻转，以此类推。

但是如果我们要得到704Hz的输出，这样一来我们就需要对40MHz的时钟56818分频，但是这时候的占空比因为低电平从0一直维持到32767（期间counter[15]等于0），而高电平则从32768维持到56817。这样输出信号中，高电平的占空比仅为42%。最简单的得到50%占空比的办法是添加一个状态，使输出信号先28409分频（56818的一半），然后再2分频。

此外，我们还可以通过计数器来实现整数分频,例如40MHz分频为1Hz的程序

module divide (clk,,reset,f1);

input clk,reset;

output f1;

reg[25:0] j;

always @(posedge clk)

if (!reset)

begin

f1<=0;

j<=0;

end

else

begin

if (j==19999999)

begin

j<=0;

f1<=~f1;

end

endmodule

2.2奇数分频

对于奇数分频[2]，我们以三倍分频为例来说明其分频过程。其Verilog程序如下：

module threediv(rst,clk,clkout,clkout1,clkout2);

input rst,clk;

output clkout,clkout1,clkout2;

reg clkout;

reg clk1o;

reg clkout1;

reg clk2o;

reg clkout2;

always@(posedge clk)

if(!rst)

clkout2<=0;

else

clkout2<=(~clk1o)^clkout2;

always@(posedge clk)

if(!rst)

clk1o<=0;

else

clk1o<=clkout2;

always@(negedge clk)

if(!rst)

clkout1<=0;

else

clkout1<=(~clk2o)^clkout1;

always@(negedge clk)

if(!rst)

clk2o<=0;

else

clk2o<=clkout1;

always@(clkout1 or clkout2 or rst)

if(!rst)

clkout=0;

else

clkout=clkout2|clkout1;

endmodule

在Quartus II 环境下进行仿真，其仿真结果如下，clkout的输出为输入信号clk的三分频。此外，只要做相应修改我们可以扩展到N倍奇数分频。

图1 3分频仿真结果

3. 半整数分频

半整数分频器设计思想[3]：通过异或门和2 分频模块组成一个改变输入频率的脉冲添加电路，也就是说N-0.5 个输入信号周期内产生了N 个计数脉冲，即输入信号其中的一个含一个脉冲的周期变为含两个脉冲的周期。而这一改变正是输入频率与 2 分频输出异或的结果。由2 分频输出决定一个周期产生两个脉冲有两种方式：当一个输入信号来一个脉冲（前半周期）时，2 分频输出变为‘1’，clk_in 取反，后半周期就会产生一个脉冲；2分频输出由‘1’变为‘0’时，inclk刚把一个周期（前半周期）内低电平变为高电平产生一个脉冲，而后半周期的脉冲与‘0’异或不变。从而实现N-0.5 分频。其框图如下：

图2 通用半整数分频框图

现通过设计一个分频系数为 2.5 的分频器给出用 FPGA 设计半整数分频器的一般方法。该2.5 分频器由模3计数器、异或门和D 触发器组成。

图3 2.5分频电路图

如图4 在进行功能仿真的时候设置inclk为100MHz，其输出outclk为25ns，即40MHz。由此可见，图3电路实现了2.5分频功能，是切实可行的。

图4 2.5分频仿真结果

4. 结束语

本文利用Altera公司的ACEX1K系列EP1K50QC208-3型FPGA实现了整数和半整数

分频，并在Quartus II[4]环境下进行了相应仿真，其分频范围一般可以从0Hz到其系统时钟的一半，分频精度要根据具体类型FPGA的逻辑单元而定。此外，在具体应用过程中，只需对本设计做一定修改就可以满足自己的设计要求，从而节约了设计时间。

参考文献

[1] 付慧生.复杂可编程逻辑器件与应用设计江苏：中国矿业大学出版社 2003.1

[2] 高培军.基于FPGA的多种形式分频的设计与实现可编程技术专题 2004年第六期：30-31

[3] 林海波.基于CPLD/FPGA的半整数分频器的设计国外电子元器件 2003年第九期：68-70

[4] ALTERA公司 Introduction to Quartus Ⅱ

Realization of Frequency division using Verilog HDL Based

on FPGA

Xu Wenjian，Li Xiao，Chen HongBo

China University of Mining and Technology，Xuzhou，Jiangsu (221008)

Abstract

The paper talks about the universal methods of the integer and the Half integer frequency division respectively，using Verilog HDL hardware language from the practical application. And under the Quartus II software environment, we mainly used Altera company’s ACEX1K FPGA to simulate and debug.

Keywords：Verilog HDL；Frequency division；FPGA

作者简介：许文建，男，1983年生，硕士研究生，主要研究方向是EDA技术。