实验六 计数器设计

实验六计数器设计

一、实验目的

1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器，波形图见图6-1

2、设计一个带使能输入及同步清0的增1计数器，波形图见图6-2

二、实验内容

图6-1 计数器1波形图

图6-2 计数器2波形图

在用VHDL语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为…1?时，计数器的下一状态将自动变成…0?。举例来说，假定计数器的值到达“111”是将停止，则在增1之前必须测试计数器的值。

如果计数器被说明为整数类型，则必须有上限值测试。否则，在计数顺值等于7，并且要执行增1操作时，模拟器将指出此时有错误发生。

下面的例子是一个3位增1/减1计数器：当输入信号UP等于1 时计数器增1；当输入信号UP等于0时计数器减1。

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_unsigned.all;

Entity up_down is

Port(clk,rst,en,up: in std_logic;

Sum: out std_logic_vector(2 downto 0);

Cout: out std_logic);

End;

Architecture a of up_down is

Signal count: std_logic_vector(2 downto 0);

Begin

Process(clk,rst)

Begin

If rst=?0? then

Count<=(others=>?0?);

Elsif rising_edge(clk) then

If en=?1? then

Case up is

When …1? => count<=count+1;

When others =>count<=count-1;

End case;

End if;

End if;

End process;

Sum<=count;

Cout <=?1? when en=?1? and ((up=?1? and count=7) or (up=?0?and count=0)) else …0?;

End;

参考以上实例完成实验目的中所要求的2个计数器的设计。

三、实验代码

代码1：

-- en,clr对应SW1,SW2

-- clk PIN28,(将ADJ_CLK与IO3相连,调节拨码SW17--SW20,使输出1Hz时钟)

-- Q对应IO9—IO12，co对应IO13，(IO9—IO13用导线连接L1—L5)

-- M 4位功能选择位

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY counter IS

PORT(clr,en,clk: IN STD_LOGIC;

co : OUT STD_LOGIC;

Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

M : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)

);

END counter;

ARCHITECTURE counter1 OF counter IS

SIGNAL qs: STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL ca: STD_LOGIC;

BEGIN

M<= "0001";

PROCESS(clk)

-- VARIABLE q10:INTEGER;

BEGIN

IF(rising_edge(clk)) THEN

IF(clr='1') THEN

qs<="0000";

ELSIF(en='1') THEN

IF(qs="1001") THEN

qs<="0000";

ca<='1';

ELSE

qs <= qs+1;

ca<='0';

END IF;

END IF;

END IF;

END PROCESS;

Q<= qs;

co<= ca AND en;

END counter1;

代码二：

-- en,clr对应SW1,SW2

-- clk PINR4,(将ADJ_CLK与IO3相连,调节拨码SW17--SW20,使输出1Hz时钟) -- Q对应IO9—IO12(IO9—IO12用导线连接L1—L4)

-- M 4位功能选择位

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY counter1 IS

PORT(clr,en,clk: IN STD_LOGIC;

Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

M : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)

);

END counter1;

ARCHITECTURE counter1 OF counter1 IS

SIGNAL count_4: STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

M <= "0001";

PROCESS(clk,clr)

BEGIN

IF(clr='1') THEN

count_4<=(others=>'0');

ELSIF(rising_edge(clk)) THEN IF(en='1') THEN

IF(count_4="1011") THEN count_4<="0000";

ELSE

count_4<=count_4+'1';

END IF;

END IF;

END IF;

END PROCESS;

Q <= count_4;

END counter1;

四、引脚锁定

五、实验连线

1、en、clr分别对应SW1、SW2

clk（对应管脚为IO3），（将ADJ_CLK与IO3相连，调节拨码SW17—SW20,使输出1Hz时钟）

Q对应IO9—IO12，co对应IO13，(IO9—IO13用导线连接L1—L5)

功能选择位M[3..0]状态为0001，即16位拨码SW1—SW16被选中输出到总线

D[15..0]

2、本实验没有co，其它接线同1