EDA课程设计报告8位加法器的设计

8位加法器的设计

一设计原理

1．课题认识

加法器是为了实现加法的。即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。

由任务书可知，本次课题要解决的问题如下：

1. 四位加法器的设计。

2. 两个四位加法器级联为八位加法器的问题。

3. 8位结果和进位显示十进制的问题。

4. 动态显示的问题。

2．设计思路

8位加法器采用两个4位二进制并行加法器级联而成。四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示。

课题要求计算的和要用十进制显示，并要求动态显示。可以设计一个9位二进制显示为十进制的子程序，并采用分频，来实现动态显示！

用两个并行四位加法器实现一个八位加法器的框图如下：

二设计过程

有设计思路可知，要实现8位加法器，需要三个子程序：1. 4位加法器；2.十进制显示环节；3.动态显示环节。

1. 4位二进制并行加法器的设计

①运用四个全加器级连成串行进位加法器。程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY ADD4 IS

Port(A,B:in STD_logic_vector(3 downto 0); --输入四位二进制。

ci:in STD_logic; --输入进位。

co: out STD_logic; --输出进位。

so:out STD_logic_vector(3 downto 0) ); --输出和。

end;

ARCHITECTURE h1 of ADD4 is

begin

process(A,B)

variable cq, qq, sq: STD_logic_vector(3 downto 0);

begin

qq(0):= not(A(0) XOR (NOT (B(0)))); sq(0):= not(qq(0) XOR (NOT(ci))); --低位相加并

if ((A(0) xor B(0))='1') then cq(0):= ci; --产生进位。

ELSE cq(0):=A(0); END if;

qq(1):= not(A(1) xor (NOT(B(1)))); sq(1):= not(qq(1) xor (NOT(cq(0)))); --第二位于前一进if((A(1) xor B(1))='1') Then cq(1):= cq(0); -- 位相加，并产生进位。

ELSE cq(1):=A(1); END if;

qq(2):= not(A(2) XOR (NOT(B(2))));sq(2):= not(qq(2) XOR (NOT(cq(1))));

if ((A(2) xor B(2))='1') then cq(2):= cq(1);

ELSE cq(2):=A(2); END if;

qq(3):=not(A(3) XOR (NOT B(3))); sq(3):=not(qq(3) XOR (NOT(cq(2)))); --前一位位进位if ((A(3) xor B(3))='1') then cq(3):= cq(2); --与高位相加并产生进位。

ELSE cq(3):=A(3); END if;

Co<=cq(3); So<=sq; End process; End architecture h1;

②四位并行加法器波形如下：

2. 转换显示设计

①加法器得到的和为二进制，设计以下程序使它显示为十进制。程序如下：library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;

entity look is

port(d:in std_logic_vector(8 downto 0); --输入要转换的二进制。

clk3:in std_logic;

smg: out std_logic_vector(2 downto 0); --位选，分别显示个位，十位，百位。

led7s:out std_logic_vector(6 downto 0));

end;

architecture one of look is

signal ai,bi,ci:integer range 0 to 9;

signal xi:std_logic_vector(2 downto 0);

signal led7s1:std_logic_vector(20 downto 0);

signal di:integer range 0 to 512;

begin

di<=conv_integer(d); --把8位二进制加进位转为整型。process(di)

variable a,b,c:integer range 0 to 9;

begin

a:=di rem 10; --把整型数的个位赋值给a.。

b:=((di-a) rem 100)/10; --把整型数的十位赋值给b。

c:=(di-a-10*b)/100; --把整型数的百位赋值给c。

ai<=a;bi<=b;ci<=c; end process;

process(ai) --把个位赋值给led7s1显示出来。

begin

case ai is

when 0=>led7s1(6 downto 0)<="1000000";

when 1=>led7s1(6 downto 0)<="1111001";

when 2=>led7s1(6 downto 0)<="0100100";

when 3=>led7s1(6 downto 0)<="0110000";

when 4=>led7s1(6 downto 0)<="0011001";

when 5=>led7s1(6 downto 0)<="0010010";

when 6=>led7s1(6 downto 0)<="0000010";

when 7=>led7s1(6 downto 0)<="1111000";

when 8=>led7s1(6 downto 0)<="0000000";

when 9=>led7s1(6 downto 0)<="0010000";

when others=>led7s1(6 downto 0)<="XXXXXXX";

end case; end process;

process(bi) -- 把十位赋值给led7s1显示出来.。

begin

case bi is

when 0=>led7s1(13 downto 7)<="1000000";

when 1=>led7s1(13 downto 7)<="1111001";

when 2=>led7s1(13 downto 7)<="0100100";

when 3=>led7s1(13 downto 7)<="0110000";

when 4=>led7s1(13 downto 7)<="0011001";

when 5=>led7s1(13 downto 7)<="0010010";

when 6=>led7s1(13 downto 7)<="0000010";

when 7=>led7s1(13 downto 7)<="1111000";

when 8=>led7s1(13 downto 7)<="0000000";

when 9=>led7s1(13 downto 7)<="0010000";

when others=>led7s1(13 downto 7)<="XXXXXXX";

end case; end process;

process(ci) --把百位赋值给led7s1显示出来.。begin

case ci is

when 0=>led7s1(20 downto 14)<="1000000";

when 1=>led7s1(20 downto 14)<="1111001";

when 2=>led7s1(20 downto 14)<="0100100";

when 3=>led7s1(20 downto 14)<="0110000";

when 4=>led7s1(20 downto 14)<="0011001";

when 5=>led7s1(20 downto 14)<="0010010";

when 6=>led7s1(20 downto 14)<="0000010";

when 7=>led7s1(20 downto 14)<="1111000";

when 8=>led7s1(20 downto 14)<="0000000";

when 9=>led7s1(20 downto 14)<="0010000";

when others=>led7s1(20 downto 14)<="XXXXXXX";

end case; end process;

process(clk3)

variable x:std_logic_vector(2 downto 0); --定义一个常量，用来控制位选。

begin

if clk3'event and clk3='1' then

if x<5 then x:=x+1; else x:=(others=>'0'); end if; end if;

xi<=x; end process;

process(xi,led7s1)

begin

case xi is

when "001"=>led7s<=led7s1(6 downto 0);smg<="100"; --控制数码管显示个位。when "010"=>led7s<=led7s1(13 downto 7);smg<="010"; --控制数码管显示十位。when "100"=>led7s<=led7s1(20 downto 14);smg<="001"; --控制数码管显示百位。when others=> led7s<="XXXXXXX";smg<="XXX";

end case; end process; end;

②输入8位二进制及进位时，输出的个位、十位、百位波形如下：

3．动态显示的设计

①设计用来动态显示的环节：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

ENTITY counter IS

PORT

( e1,e2,clk3: IN STD_LOGIC ;

q1: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));

END counter;

ARCHITECTURE bhv OF counter IS

BEGIN

PROCESS(clk3,e1,e2)

V ARIABLE cout:INTEGER:=0;

BEGIN

IF clk3'EVENT AND clk3='1' THEN cout:=cout+1; END IF;

if e1='1' then q1<="001"; cout:=0; END IF; --输入加数，数码管显示加数。

if e2='1' then q1<="010"; cout:=1024; END IF; --输入被加数，数码管显示被加数。IF cout > 1050 THEN q1<="100"; END IF; --数码管显示和。

END PROCESS; END bhv;

②动态显示时，当e1=1时输入加数，数码管显示加数，当e2=1时，输入被加数，数码管显示被加数，其他时候数码管显示和。波形如下：

显示加数显示被加数显示和

4．8位加法器的设计

①运用前面四位加法器设计8位加法器，并运用动态显示和转换显示，使加数，被加数，和在数码管上用十进制显示出来！设计程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY ADD8 IS

Port(A:in STD_logic_vector(7 downto 0); --输入加数和被加数。

EN1,EN2,clk:in std_logic; --控制输入数为加数或被加数。

wx: out std_logic_vector(2 downto 0); --位选。

led:out std_logic_vector(6 downto 0)); --数码管显示。

END;

architecture h2 of ADD8 is

COMPONENT ADD4 -调用四位加法器。

Port(A,B:in STD_logic_vector(3 downto 0);

ci:in STD_logic; co: out STD_logic;

so:out STD_logic_vector(3 downto 0) );

END COMPONENT;

COMPONENT look --调用十进制显示环节。

Port(d:in STD_logic_vector(8 downto 0);

clk3:in std_logic;

smg: out std_logic_vector(2 downto 0);

led7s:out std_logic_vector(6 downto 0));

END COMPONENT;

COMPONENT counter --调用动态显示环节。

PORT(e1,e2,clk3: IN STD_LOGIC ;

q1: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));

END COMPONENT;

Signal AI,BI:STD_logic_vector(7 downto 0); --定义两个信号，分别表示加数和被加数。Signal e,cout:std_logic;

Signal SUM:STD_logic_vector(7 downto 0); --定义信号，表示和；

Signal pp:STD_logic_vector(8 downto 0);

Signal clk2:STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

u1:add4 port map(A=>AI(3 downto 0), B=>BI(3 downto 0),ci=>0,co=>e,so=>SUM(3 downto 0)); u2:add4 port map(A=>AI(7 downto 4), B=>BI(7 downto 4),ci=>e,co=>cout,so=>sum(7 downto

4));

u3 : look port MAP(d=>PP,clk3=>clk, led7s=>led,smg=>wx);

u4 : counter port MAP(clk3=>clk,q1=>clk2,e1=>en1,e2=>en2);

process(en1,en2)

begin

if en1'event and en1='1' then AI<=A; END IF; --输入加数，赋值给AI；

if en2'event and en2='1' then BI<=A; END IF;--输入被加数，赋值给BI。

end process;

process(clk2)

begin

if clk2="001" then pp<='0'&AI; END IF; --动态显示加数；

if clk2="010" then pp<='0'&BI; END IF; --动态显示被加数；

if clk2="100" then pp<=cout & sum; END IF; --动态显示九位的和；

END PROCESS; End h2;

②八位加法器波形（部分）如图所示：

三．小结

课程设计，是对所学知识的考查和补充！要求投入足够的时间和精力！从拿到课题开始到完成课题，存在的一些问题如下：

1.马上就要期末考试，需要时间复习，课程设计的时间相对比较紧。

2.对分频及动态显示不熟悉，不知道从何入手。

3.课题有些难度，相对来说较复杂，程序太长。因而产生混乱的感觉。

4.理论知识的欠缺！

产生问题，就要自己想办法解决！把课题要求分析透彻，把要实现的功能分解。那

就把问题分解。于是八位加法器的设计分成了四部分：1.四位加法器德设计；2.十进制显示环节的设计；3.动态显示环节的设计；4.八位加法器的设计。而各环节的设计又与所做过的实验密切相关，于是目标开始清晰。

在设计四个环节的时候，遇到的最大问题是十进制的显示问题。相加的结果有9位，范围从0到511。如果按照以前的方法，一个一个的去赋值，那么要考虑５１２种情况，显得繁琐。而考虑转换为８４２１ＢＣＤ码，也要考虑５１２种显示情况！这个问题一直阻止着课题的进行！最后从查到的资料知道conv_integer这个函数。才把问题解决。

动态显示问题也是其中比较难解决的问题！要考虑如何分频！要在三个数码管上分别显示加数，被加数以及和。要考虑最后一定是显示和，并保持不变！当把频率考虑清楚后，分频的问题也不难解决！主要是知道需要的频率！从而来分配。

从发现问题，到解决问题，使程序越来越长。从而越容易出错！越要求细心、仔细！程序编译通过后，下载到实验箱上进行硬件测试问题上也是一个问题。如何分配引脚也是要充分考虑的。引脚分配如下：

A[0] L ocation PIN_P3 led[0] Location PIN_L3

A[1] Location PIN_R1 led[1] Location PIN_L4

A[2] Location PIN_N4 led[2] Location PIN_H3

A[3] Location PIN_N3 led[3] Location PIN_H4

A[4] Location PIN_N2 led[4] Location PIN_H1

A[5] Location PIN_N1 led[5] Location PIN_L2

A[6] L ocation PIN_M4 led[6] Location PIN_K4

A[7] L ocation PIN_M3 wx[0] Location PIN_E2

clk Location PIN_J16 wx[1] Location PIN_G3

EN1 L ocation PIN_T10 wx[2] Location PIN_G4

EN2 L ocation PIN_N14

下载后，按下k1把M1-M8的值显示在数码管上，输入加数，按下k2，输入被加数。数码管显示被加数后，显示所加之和。

本次课程设计的完成，充满着自豪感。有过受阻时的烦恼，有过混乱的烦躁，也有成功的喜悦！通过课程设计，使所学知识的到提高和运用，也锻炼了意志！收获很大！感谢老师的帮助！

参考文献

1.潘松黄建业《EDA技术与VHDL》清华大学出版社

2.康华光《电子技术基础—数字部分》高等教育出版社

3.王锁平《电子设计自动化（EDA）教程》电子科技大学出版社

4.张文希谢明华《EDA技术实验指导书》