关于晶振和起振电容

1：如何选择晶振

对于一个高可靠性的系统设计，晶体的选择非常重要，尤其设计带有睡眠唤醒(往往用低电压以求低功耗)的系统。这是因为低供电电压使提供给晶体的激励功率减少，造成晶体起振很慢或根本就不能起振。这一现象在上电复位时并不特别明显，原因是上电时电路有足够的扰动，很容易建立振荡。在睡眠唤醒时，电路的扰动要比上电时小得多，起振变得很不容易。在振荡回路中，晶体既不能过激励(容易振到高次谐波上)也不能欠激励(不容易起振)。晶体的选择至少必须考虑：谐振频点，负载电容，激励功率，温度特性，长期稳定性。一般来说某一种单片机或外围芯片都会给出一个或几个典型适用的晶振，常用的像51单片机用12M晶振，ATmega系列单片机可以用8M，16M，7.3728M等。这里有一个经验可以分享一下，如果所使用的单片机内置有PLL即锁相环，那么所使用的外部晶振都是低频率的，如32.768K的晶振等，因为可以通过PLL倍频而使单片机工作在一个很高的频率下。

2：如何判断晶振是否被过分驱动

电阻RS常用来防止晶振被过分驱动。过分驱动晶振会渐渐损耗减少晶振的接触电镀，这将引起频率的上升。可用一台示波器检测OSC输出脚，如果检测一非常清晰的正弦波，且正弦波的上限值和下限值都符合时钟输入需要，则晶振未被过分驱动；相反，如果正弦波形的波峰，波谷两端被削平，而使波形成为方形，则晶振被过分驱动。这时就需要用电阻RS 来防止晶振被过分驱动。判断电阻RS值大小的最简单的方法就是串联一个5k或10k的微调电阻，从0开始慢慢调高，一直到正弦波不再被削平为止。通过此办法就可以找到最接近的电阻RS值。

3：如何选择电容起振电容

从原理上讲直接将晶振接到单片机上，单片机就可以工作。但这样构成的振荡电路中会产生偕波(也就是不希望存在的其他频率的波),这个波对电路的影响不大,但会降低电路的时钟振荡器的稳定性. 为了电路的稳定性起见，建议在晶振的两引脚处接入两个瓷片电容接地来削减偕波对电路的稳定性的影响,所以晶振必须配有起振电容，但电容的具体大小没有什么普遍意义上的计算公式，不同芯片的要求不同。

（1）：因为每一种晶振都有各自的特性，所以最好按制造厂商所提供的数值选择外部元器件。（2）：在许可范围内，C1,C2值越低越好。C值偏大虽有利于振荡器的稳定，但将会增加起振时间，比较常用的为15p-30p之间。

晶体振荡器/ 陶瓷振荡器：

XT 、LP 、HS 三种方式中，需一晶体或陶瓷谐振器连接到单片机的OSC1/CLKIN 和OSC2/CLKOUT 引脚上，以建立振荡，如图1 所示。电阻RS 常用来防止晶振被过分驱动。在晶体振荡下，电阻RF ≈ 10M Ω。对于32KHZ 以上的晶体振荡器，当VDD>4.5V 时，建议C1=C2 ≈ 30PF 。（C1 ：相位调节电容；C2 ：增益调节电容。）

图1

外部晶体振荡器电路：

PIC 芯片可以使用已集成在片内的振荡器，亦可使用由TTL 门电路构成的简单振荡器电路。当外接振荡器时，外部振荡信号）仅限于HS 。XT 。LP ）从OSC 1 端输入，OSC 2 端开路。

图2 所示的是典型的外部并行谐振振荡电路，应用晶体的基频来设计。74AS04 反相器以来实现振荡器所需的180 °相移，4.7K Ω的电阻用来提供负反馈给反相器，10K Ω的电位器用来提供偏压，从而使反相器74AS04 工作在线性范围内。

图3 所示的是典型的外部串行谐振振荡电路，亦应用晶体的基频来设计。74AS04 反相器用来提供振荡器所需的180 °相移，330 Ω的电阻用来提供负反馈，同时偏置电压。

图2

RC 振荡：

RC 振荡适合于对时间精度要求不高的低成本应用。RC 振荡频率随着电源电压V DD ，RC 值及工作环境温度的变化而变化。同时由于工艺参数的差异，对不同芯片其振荡器频率将不同。另外，当外接电容C EXT 值较小时，对振荡器频率的影响更大，当然，我们也应考虑电阻电容本身的容差对振荡器频率的影响。

图4 所示的是RC 振荡电路，如果R EXT 低于2.2K Ω，振荡器将处于不稳定工作状态，甚至停振。而R EXT 大于1M [ 时，振荡器又易受噪声、湿度、漏电流的干扰。因此，电阻R EXT 取值最好在3K Ω ~100K Ω范围内。在不接外部电容时，振荡器仍可工作，但为了抗干扰及保证稳定性，建议接一20PF 以上的电容。

PIC 单片机片内有一4 分频电路，从OSC 1 /CLKIN 引脚输入或RC 振荡器产生的振荡频率f OSC 经4 分频后从OSC 2 /CLKOUT 引脚输出4 分频信号，该信号可用于测试或作为其它逻辑电路的同步信号。

图3

图4

晶振负载电容

什么是晶振的负载电容？（ZT）晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑i c输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（P CB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF 各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚XO 和晶振输入引脚XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数P F 到数十PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量. 设计考虑事项： 1.使晶振、外部电容器（如果有）与IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对EMC、E SD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。 2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。 3.当心晶振和地的走线 4.将晶振外壳接地如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪. 当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻.

无源晶振的负载电容选取

负载电容（请参阅数据表中的具体说明）注：有效负载电容晶振制造商通常会在晶振的数据表中定义有效负载电容。从电子学角度来说，电容器以串行方式连接到引脚XIN 与XOUT上，这时有效负载电容为： C(eff) = {C(XIN) ? C(XOUT)}/{C(XIN) + C(XOUT)} 因此，晶振的数据表中规定12pF的有效负载电容要求在每个引脚XIN 与XOUT上具有22pF（2 * 12pF = 24pF = 22pF + 2pF 寄生电容）。MSP430x1xx 与MSP430x3xx 系列为32kHz振荡器提供了约12pF的固定集成负载电容器，并且无需任何其它外部负载电容器即可支持需要6pF有效负载电容的晶振。高频率XTAL 振荡器无内置负载电容器。MSP430x4xx 系列为低频率与高频率模式下的LFXT1 振荡器提供了软件可选的集成负载电容器。该器件数据表中提供了可选值。XT2 振荡器没有任何内置负载电容器。 ESR 为了确保振荡器操作稳定，MSP430x1xx 与MSP430x3xx 系列均需要ESR < 50kOhm的32kHz晶振。MSP430x4xx 系列的低功耗振荡器需要ESR < 100kOhm的32kHz 晶振。高频率晶振的建议ESR 值是<= 40Ohms（频率为8MHz时）。与建议的最大值相比，ESR 的值越低，振荡器启动性能与稳定性也越好。设计考虑事项：使晶振、外部电容器（如果有）与MSP430 之间的信号线尽可能保持最短。当非常低的电流通过MSP430晶振振荡器时，如果线路太长，会使它对EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。如果MSP430在插座中：请注意插座会给振荡器增加寄生电容。尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。当心晶振和地的走线将晶振外壳接地当VCC < 2.5 V 时，MSP430x1xx 的LFXT1 振荡器要求在LF模式下使用从XOUT 到VSS 的5.1MOhm 电阻器。一般电容的计算公式是：两边电容为Cg,Cd, 负载电容为Cl cl=cg*cd/(cg+cd)+a 就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF

STM32 RTC不起振分析

STM32 RTC(实时时钟) 32.768kHz晶振起振指南 2013-04-28 14:10:21| 分类：软硬兼施|举报|字号订阅 STM32的RTC晶振经常出现不起振的问题，这已经是业界共识了。。。很多人在各种电子论坛上求助类似于“求高手指点！RTC晶振不起振怎么办”的问题，而其答案基本可以概括为“这次高手帮不了你了” 更有阴谋论者提出让人啼笑皆非的解释——STM32的RTC晶振不起振是ST与晶振厂商串通后故意搞出来的，目的是提高某晶振厂商高端晶振的销量。。。最近做的几块板子也用到了STM32的RTC，前后两版一共做了大概6片，幸运的是并未遇到晶振不起振的现象。而我采用的是3毛钱一个的普通晶振，并未选用传说中低负载高精度晶振。。。后来在另外一片实验性质的板子上首次遇到了晶振不起振的问题，而且做了2片都不起振，这才让我意识到这个问题的严重性。从上述现象来看，我认为对RTC晶振起振影响最大的因素应该是PCB的布线。但是遇到问题时通常是PCB已做好，甚至已经做了几百块，没有回头路了。于是大家更关注的问题似乎就是“如何补救”了。在网上搜索一下，你就会发现世界是如此美好！每个人的经验和建议都不一样，甚至是完全相反的！这种现象告诉我们，除了PCB布线，对晶振起振影响最大的似乎不是电气参数，而是另外一种不可忽略的因素——人品！各种相互矛盾的经验也告诉我们，导致晶振不起振的原因是多种多样的，也是因“人”而异的。也许，我们无法找到一个绝对有效的经验一举解决STM32的RTC 晶振这个让人头疼的问题，但我们可以从各种经验中找到一些线索，为最终摸索到适合自己这块板子的解决方案提供一些帮助和提示。

晶振的作用与原理以及负载电容

晶振的作用与原理每个单片机系统里都有晶振，全程是叫晶体震荡器，在单片机系统里晶振的作用非常大，他结合单片机内部的电路，产生单片机所必须的时钟频率，单片机的一切指令的执行都是建立在这个基础上的，晶振的提供的时钟频率越高，那单片机的运行速度也就越快。晶振用一种能把电能和机械能相互转化的晶体在共振的状态下工作，以提供稳定，精确的单频振荡。在通常工作条件下，普通的晶振频率绝对精度可达百万分之五十。高级的精度更高。有些晶振还可以由外加电压在一定范围内调整频率，称为压控振荡器（VCO）。晶振的作用是为系统提供基本的时钟信号。通常一个系统共用一个晶振，便于各部分保持同步。有些通讯系统的基频和射频使用不同的晶振，而通过电子调整频率的方法保持同步。晶振通常与锁相环电路配合使用，以提供系统所需的时钟频率。如果不同子系统需要不同频率的时钟信号，可以用与同一个晶振相连的不同锁相环来提供。下面我就具体的介绍一下晶振的作用以及原理，晶振一般采用如图1a的电容三端式(考毕兹) 交流等效振荡电路；实际的晶振交流等效电路如图1b，其中Cv是用来调节振荡频率，一般用变容二极管加

上不同的反偏电压来实现，这也是压控作用的机理；把晶体的等效电路代替晶体后如图1c。其中Co，C1，L1，RR是晶体的等效电路。分析整个振荡槽路可知，利用Cv来改变频率是有限的：决定振荡频率的整个槽路电容C=Cbe,Cce,Cv三个电容串联后和Co并联再和C1串联。可以看出：C1越小，Co越大，Cv变化时对整个槽路电容的作用就越小。因而能“压控”的频率范围也越小。实际上，由于C1很小(1E-15量级)，Co不能忽略(1E-12量级，几PF)。所以，Cv变大时，降低槽路频率的作用越来越小，Cv变小时，升高槽路频率的作用却越来越大。这一方面引起压控特性的非线性，压控范围越大，非线性就越厉害；另一方面，分给振荡的反馈电压(Cbe上的电压)却越来越小，最后导致停振。通过晶振的原理图你应该大致了解了晶振的作用以及工作过程了吧。采用泛音次数越高的晶振，其等效电容C1就越小；因此频率的变化范围也就越小。微控制器的时钟源可以分为两类：基于机械谐振器件的时钟源，如晶振、陶瓷谐振槽路；RC（电阻、电容）振荡器。一种是皮尔斯振荡器配置，适用于晶振和陶瓷谐振槽路。另一种为简单的分立RC振荡器。用万用表测量晶体振荡器是否工作的方法：测量两个引脚电压是否是芯片工作电压的一半，比如工作电压是51单片机的+5V则是否

50个单片机晶振问题及解决方法小结

1、单片机晶振不起振原因分析遇到单片机晶振不起振是常见现象，那么引起晶振不起振的原因有哪些呢？ (1) PCB板布线错误； (2) 单片机质量有问题； (3) 晶振质量有问题； (4) 负载电容或匹配电容与晶振不匹配或者电容质量有问题； (5) PCB板受潮，导致阻抗失配而不能起振； (6) 晶振电路的走线过长； (7) 晶振两脚之间有走线； (8) 外围电路的影响。解决方案，建议按如下方法逐个排除故障： (1) 排除电路错误的可能性，因此你可以用相应型号单片机的推荐电路进行比较。 (2) 排除外围元件不良的可能性，因为外围零件无非为电阻，电容，你很容易鉴别是否为良品。 (3) 排除晶振为停振品的可能性，因为你不会只试了一二个晶振。 (4) 试着改换晶体两端的电容，也许晶振就能起振了，电容的大小请参考晶振的使用说明。 (5) 在PCB布线时晶振电路的走线应尽量短且尽可能靠近IC，杜绝在晶振两脚间走线。 2、单片机晶振电路中两个微调电容不对称会怎样？相差多少会使频率怎样变化？我在检测无线鼠标的接受模块时，发现其频率总是慢慢变化（就是一直不松探头的手,发现频率慢慢变小）晶振是新的！答：电容不对称也不会引起频率的漂移,你说的频率漂移可能是因为晶振的电容的容量很不稳定引起的,你可以换了试,换两电容不难,要不就是你的晶振的稳定性太差了,或者你测量的方法有问题. 3、51单片机时钟电路用12MHZ的晶振时那电容的值是怎样得出来的？拿内部时钟电路来说明吧！答：其实这两个电容没人能够解释清楚到底怎么选值，因为22pF实在是太小了。这个要说只能说和内部的振荡电路自身特性有关系，搭配使用，用来校正波形，没有人去深究它到底为什么就是这么大的值。 4、晶振为何被要求紧挨着IC，单片机晶振不起振？答：原因如下：晶振是通过电激励来产生固定频率的机械振动，而振动又会产生电流反馈给电路，电路接到反馈后进行信号放大，再次用放大的电信号来激励晶振机械振动，晶振再将振动产生的电流反馈给电路，如此这般。当电路中的激励电信号和晶振的标称频率相同时，电路就能输出信号强大，频率稳定的正弦波。整形电路再将正弦波变成方波送到数字电路中供其使用。问题在于晶振的输出能力有限，它仅仅输出以毫瓦为单位的电能量。在IC（集成电路）内部，通过放大器将这个信号放大几百倍甚至上千倍才能正常使用。晶振和IC 间一般是通过铜走线相连的，这根走线可以看成一段导线或数段导线，导线在切割磁力线的时候会产生电流，导线越长，产生的电流越强。现实中，磁力线不常见，电磁波却到处都是，例如：无线广播发射、电视塔发射、手机通讯等等。晶振和IC之间的连线就变成了接收天线，它越长，接收的信号就越强，产生的电能量就越强，直到接收到的电信号强度超过或接近晶振产生的信号强度时，IC内的放大电路输出的将不再是固定频率的方波了，而是乱七八糟的信号，导致数字电路无法同步工作而出错。

晶振电容计算

晶振电容设计的基本原则：晶振两脚上的各种电容的等效电容等于晶振的负载电容，此时晶振的振动频率最准确。晶振的负载电容可以在厂商提供的规格书上找到，每种晶振的负载电容都可能不一样。晶振两脚上的各种电容包括：PCB走线上的电容，IC内部的电容等Crystal 基本參量以及計算公式： L1Crystal 内部串連電感C1Crystal 内部串連電容R1Crystal 内部串連電阻C0Crystal 内部並聯電容CL Crystal 外部並聯負載電容fs Crystal 内部串聯諧振頻率fp Crystal 内部並聯諧振頻率fL Crystal 外加CL 後諧振頻率Cstray 雜散電容P Drive Level Gain(pk)Crystal 與IC 閉環增益gm IC 內的互導放大係數 (1) Crystal 内部等效電路：(2) Crystal 内部阻抗與頻率特性曲綫： (3) 對於每一個Crystal 來講：有兩個頻率，一個是fs(串連諧振頻率) 另一個是fp(並連諧振頻率） Fs 可以通過以下公式計算： Fp 可以通過以下公式計算： (4) 雜散電容的計算：（一般包括Trace 線的，pad 之間的，pin 之間的） a(mil)Trace 線寬b(mil)Trace 線長 d(mil)Trace 到 ground 之間距離ε(PF/mil)單位線長的電容值Cpcb(pF) a×b×ε/d,

(5) IC 内部电容的计算： (6) 實際應用中，我們需要外加CL 來調整頻率來達到我們所需要的頻率值，同時我們還要需要了解Crystal 的頻率所提供給的IC Spec 中的所建議使用的CL 值，而且我們還必須考慮電路中的雜散電容，CL 我們可以通過公式計算所得； CL 可以通過理論公式計算得出：FL 可以通過理論公式計算得出： (7) 在實際應用中，我們還需考慮一個重要的問題就是IC 的Drive Level,因此我們需要計算Crystal 震蕩回路中的消耗功率，不能大於IC的Drive level 極限值 (8) 起振條件： Crystal （參考模型1）實際中我們可以將Crystal 與其負載電容等效為一個增益為-1的倒相器 L R I P 2=

晶振不起振的原因及晶振使用注意事项

引起晶振不起振的原因有: (1) PCB板布线错误； (2) 单片机质量有问题； (3) 晶振质量有问题； (4) 负载电容或匹配电容与晶振不匹配或者电容质量有问题； (5) PCB板受潮，导致阻抗失配而不能起振； (6) 晶振电路的走线过长； (7) 晶振两脚之间有走线； (8) 外围电路的影响。解决方案，建议按如下方法逐个排除故障： (1) 排除电路错误的可能性，因此你可以用相应型号单片机的推荐电路进行比较。 (2) 排除外围元件不良的可能性，因为外围零件无非为电阻，电容，你很容易鉴别是否为良品。 (3) 排除晶振为停振品的可能性，因为你不会只试了一二个晶振。 (4) 试着改换晶体两端的电容，也许晶振就能起振了，电容的大小请参考晶振的使用说明。 (5) 在PCB布线时晶振电路的走线应尽量短且尽可能靠近IC，杜绝在晶振两脚间走线。使用注意事项：另引起晶振频率偏差的原因有：温度、老化等。在做产品时，不仅需要根据datasheet上的推荐使用，并且需要让陶振、晶振厂家对设计的控制板（成品）做一个匹配测试（设计的整套控制板需在晶振、陶振的极限条件下测试，查看是否能起振，频率偏差是否正常，振幅是否达标等）。平时不能只是看着能起振就认为OK了，对于在高温下使用或者使用时间久后就会出现陶振、晶振不起振。注：①晶振电路的具体参数，与所使用的MCU也有关系，所以对于不同型号的MCU，即使晶振/陶振电路一样，还需做匹配测试，合格后方可放心！ ②同一晶振电路，同一MCU，更换了不同频率的陶振后（如4M换8M），依然需要重新验证！若使用示波器测量陶振、晶振的频率，选用取样速率高的，测量的稍准确。

晶振的匹配电容选择修订稿

晶振的匹配电容选择 WEIHUA system office room 【WEIHUA 16H-WEIHUA WEIHUA8Q8-

匹配电容是指晶振要正常震荡所需要的电容，一外接电容是为了使晶振两端的等效电容等于或接近于负载电容（晶体的负载电容是已知的，在出厂的时候已经定下来了，一般是几十PF，）。应用时一般在给出负载电容值附近调整可以得到精确频率，此电容的大小主要影响负载谐振频率，一般情况下，增大电容会使振荡频率下降，而减小电容会使振荡频率升高，晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C] 式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容，一般情况下，Cd、Cg取相同的值并联后等于负载电容是可以满足振荡条件的, 在许可的范围内Cd和Ｃg的值越小越好，电容值偏大会虽然有利于震荡的稳定，但是电容过大会增加起振的时间。如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。在电路中输出端和输入端之间接了一个大的电阻，这是由于连接晶振的芯片端内部是一个线性运算放大器，将输入进行反向180度输出，晶振处的负载电容电阻组成的网络提供另外180度的相移，整个环路的相移360度，满足振荡的相位条件，同时还要求闭环增益大于等于1，晶体才正常工作。晶振输入输出连接的电阻作用是产生负反馈，保证放大器工作在高增益的线性区，一般在M欧级，输出端的电阻与负载电容组成网络，提供180度相移，同时起到限流的作用，防止反向器输出对晶振过驱动，损坏晶振，有的晶振不需要是因为把这个电阻已经集成到了晶振里面。设计是注意事项： 1.使晶振、外部电容器（如果有）与 IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容； 2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置； 3.当心晶振和地的走线； 4.将晶振外壳接地。

24M晶振匹配电容计算

从模块24M 晶振（SMD3225-24MHz -7pF ）电容匹配测试报告图 1.1 24M 晶振原理图 1测试PCB 板寄生电容如上图1.1，图中C1与C2为匹配电容，C3为测试使用表笔（5.6pf ）。通过频率计测试电路频率偏移，结合晶振T/S 值（T/S 值按20ppm/pf 计算），可计算出PCB 寄生电容。使用频率计测试晶振电路频偏为-25.6ppm ，如下图1.2所示。图 1.2 频率偏移频偏-25.6ppm 换算成电容为1.28pf 。加入表笔后的频率影响，总电容为： pf C 14.52.8//2.86.5=+=）（总根据公式： L C C C C +=+总频偏寄生有： 1.28pf 7pf 14.5+=+寄生C pf 可算出寄生电容C 寄生:

pf 14.3=寄生C 2.根据寄生电容值进行匹配方案设计使用的晶振为24.000MHz,CL=7pf 。根据C 寄生的取值，能够优化出以下几个备选方案：表 1不同匹配电容的备选方案可见方案B 串联后容值匹配效果较好。已知匹配电容C1=C2=8.2pf ，表笔电容5.6pf ，晶振的T/S=20ppm/pf ，接下来可计算出实际的频率偏移。使用表笔（5.6pf ）测试出晶振电路频偏为-25.6ppm ，计算此时电路实配电容： 14.52 C 1C 2C 1C =++?+表笔表笔）（C C pf 同时，计算不加表笔时匹配电容： pf C C 1.42//1= 表笔令整个电路的匹配电容增加1.04pf ，即频偏增加了20.8ppm ，根据“电容容值越大，晶振电路频率越低”的原理，可得出电路未引入表笔时频偏为-4.8ppm 。 3. 测试方案B 的波形和特性阻抗。图 1.3 方案B 芯片输入波形

那些被晶振傻傻忽悠的曾经

那些被晶振傻傻忽悠的曾经前不久，有个客户打电话抱怨说到，产品生产出来后，时间一会儿走一会儿不走的，由于他不懂，所以很着急。他工厂是生产电子表的，在他当时提出这个问题，时钟突然停止工作什么原因造成的呢？后而又立马随即而出的指向了晶振的问题，因为晶振是各板卡的心跳发生器，说为什要卧装，而不像电解电容那样直立安装呢？直立安装岂不省事多了吗？而且还用一个倒U 型卡子焊在主板上，这不是其外壳应接地吗？轻轻一按则晶振与卡子间还会出现很大的间隙。大家都一致认可很有可能是晶振的安装方式不正确，最后实验得出结论，部分板卡是这个原因。其实提出这个问题，最主要还是看你是什么板卡，什么样的IC ，当然时间存在偏差主要是频率有偏差，1PPM 的频率偏差换算成天时间误差就是0.0864S 。那么如果需要时间误差要做到准确就最好晶振两端的电容要按正常配比焊接，同时要晶振供应商帮忙通过QWA 检测找最好的0误差PPM 值，按0误差的标准来指定供货的频率范围。20PPM 的标准误差一个月60秒，这还要根据所指向的IC 和线路设计，匹配要求对不上偏差可能还会大一点。差范围内。最好按照所提供的数据来，如果没有，一般是30pF 左右。太小了不容易起振。在某些情况下，也可以通过调整这两个电容的大小来微调振荡频率，当然可调范围一般在10ppm 量级。晶振的匹配电容的主要作用是匹配晶振和振荡电路，使电路易于启振并处于合理的激励态下，对频率也有一定的“微调”作用。对MCU ，正确选择晶振的匹配电容，关键是微调晶体的激励状态，避免过激励或欠激励，前者使晶体容易老化影响使用寿命并导致振荡电路EMC 特性变劣，而后者则不易启振，工作亦不稳定，所以正确地选择晶体匹配电容是很重要的。关于晶振时振时不振，其实无非是晶振负载与两端电容不匹配造成频率偏差太大，或者说晶振本身就存在着问题，寄生、阻抗值波动大、内部焊点不牢等。或遇晶振装板上不行时，用电热风吹一下或者拆下来重新装上去又可以了，其实这完全关系到晶振负载与两端电容不匹配造成频率偏差太大。然而在这里，电热风实际上是起到了改变了线路的杂散电容的作用。许多工程师开始纠结于此了，晶振的负载与晶振两端的电容如何匹配呢？其实很简单，用个科学计算的方程式来推算，就是CL=(C1*C2)/(C1+C2)+C ”，其中CL 指的是晶振的负载电容值， C1 C2指的是晶振两端的电容值，C ”指的是线路杂散电容。的结果只会导致因焊接时间太长将晶振内部的焊点融化，内部结构晶片倾斜碰壳而短路。然而最好的方法是PCB 板上设有两个针孔使用铜线捆绑晶振，或者使用橡胶粘结剂进行。晶振弯脚时随意弯曲，最佳的弯曲是用手指捏住圆柱晶体的外壳，用镊子夹住离晶体基座底部3mm 以上的引线处，用镊子夹住弯曲引线成90°，不要用力拉引线。用力拉引线可能造成引线根部的玻璃子破裂，而产生漏气导致电气性能损坏。如果漏气了晶振也就基本上是不能用了。因为焊接时有阻焊剂等脏污就选择使用超声波清洗PCBA 板：经超声波清洗或超声波焊接会影响和损坏石英晶体的内部结构甚至晶片破损。晶振起振时间长，开机不振关机再开机就起振，耗电量大成品电池不耐用。这主要是晶振的电阻太大造成的，低电压下晶振就无法起振了。

总结：晶振应用中常见问题及解决方法

总结：晶振应用中常见问题及解决方法众所周知，在电子行业有这样一个形象的比喻：如果把MCU比作电路的“大脑”，那么晶振毫无疑问就是“心脏”了。同样，电路对“晶体晶振”(以下均简称：“晶振”)的要求也如一个人对心脏的要求一样，最需要的就是稳定可靠。晶振在电路中的作用就是为系统提供基本的频率信号，如果晶振不工作，MCU就会停止导致整个电路都不能工作。然而很多工程师对晶振缺乏足够的重视和了解，而一旦出了问题却又表现的束手无策，缺乏解决问题的思路和办法。晶振不起振问题归纳 1、物料参数选型错误导致晶振不起振例如：某MCU需要匹配6PF的32.768KHz，结果选用12.5PF的，导致不起振。解决办法：更换符合要求的规格型号。必要时请与MCU原厂或者我们确认。 2、内部水晶片破裂或损坏导致不起振运输过程中损坏、或者使用过程中跌落、撞击等因素造成晶振内部水晶片损坏，从而导致晶振不起振。解决办法：更换好的晶振。平时需要注意的是：运输过程中要用泡沫包厚一些，避免中途损坏;制程过程中避免跌落、重压、撞击等，一旦有以上情况发生禁止再使用。 3、振荡电路不匹配导致晶振不起振影响振荡电路的三个指标：频率误差、负性阻抗、激励电平。频率误差太大，导致实际频率偏移标称频率从而引起晶振不起振。解决办法：选择合适的PPM值的产品。负性阻抗过大太小都会导致晶振不起振。解决办法：负性阻抗过大，可以将晶振外接电容Cd和Cg的值调大来降低负性阻抗;负性阻抗太小，则可以将晶振外接电容Cd和Cg的值调小来增大负性阻抗。一般而言，负性阻抗值应满足不少于晶振标称最大阻抗3-5倍。激励电平过大或者过小也将会导致晶振不起振解决办法：通过调整电路中的Rd的大小来调节振荡电路对晶振输出的激励电平。一般而言，激励电平越小越好，处理功耗低之外，还跟振荡电路的稳定性和晶振的使用寿命有关。 4、晶振内部水晶片上附有杂质或者尘埃等也会导致晶振不起振

晶振负载电容计算

C1电容是IC生产中引入的，当芯片确定时这些数值就已经确定。△C是布局布线引入的电容。每个晶振xtal都有要求的负载电容才能实现精确的震荡频率，由上图可知，由于IC以及布局布线，已经引入了C1和△C，其实还引入了其他寄生电容，比如Cic，但是这些寄生电容比较小，因此忽略不计。为了使内部集成电容C1和外部电容构成电容三点谐振电路，需要在外部OSCI与地之间接入一个外接电容C。一旦接入C2，则C1，C2，△C，xtal构成电容三点式谐振回路，此时C1，C2，△C需要满足xtal的负载电容要求，即C1*C2/(C1+C2)+△C要满足xtal的负载电容要求。当布局布线确定，电容△C已知，芯片确定，C1已知（在一个范围内，典型值25pf，最小15pf，最大35pf），xtal确定，需要的负载电容已知时，就可以计算出外接电容数值大小。通常计算方法，忽略Cic，C1按典型值25pf，xtal采用32.768khz的TC38封装，需要的负载电容12.5pf左右，混入少量布线寄生电容（约3pf），这种情况下的外接电容C2一般在15pf左右。

图中CI,C2这两个电容就叫晶振的负载电容，分别接在晶振的两个脚上和对地的电容，一般在几十皮法。它会影响到晶振的谐振频率和输出幅度，一般订购晶振时候供货方会问你负载电容是多少。晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C 式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容）经验值为3至5pf。因此，晶振的数据表中规定12pF的有效负载电容要求在每个引脚XIN 与XOUT上具有22pF（2 * 12pF = 24pF = 22pF + 2pF 寄生电容,定值贴片电容没有24pf，只有22pf）。两边电容为Cg,Cd,负载电容为Cl, cl=cg*cd/(cg+cd)+a ，a= Cic+△C(a的经验值是3.5-13.5pf) 就是说负载电容15pf的话，两边两个接27pf（定值贴片电容只有27pf，没有30pf）的差不多了，各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器。晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联。在晶振输出引脚XO 和晶振输入引脚XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了。这个电阻是为了使反相器在振荡初始时处于线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数PF 到数十PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量. . 一般芯片的Data sheet 上会有说明。

晶振和电容的匹配原理

晶振和电容的匹配 https://www.360docs.net/doc/bc6857992.html,/spec_pages/PNDescrpt/Load_Cap.htm 晶振等效于电感/电容/内阻
使用 VCXO (压控晶体振荡器)作为时钟(CLK)发生器测量时可接出一段锡丝，锡丝上紧密缠绕十多匝线，形成天线感应，再用 counter 频率计用探头（可用示波器探头）测量。
其中两个电容 C1、C2 通过地串联又与晶振并联，并与其他杂散电容并联。一般选择 C1、C2 值要比其他杂散电容高 8~10 倍，来减少杂散电容影响。一般 IC 引脚约 2~3pF，杂散电容 2~3pF Co(晶振内部电容)3~5pF 所有 Cl=C1 串 C2+IC+杂散+Co 即 Load capacitance :Cl 值

fS = (Series) frequency =
I2C BUS 很常用, 也常出问题, 所以我们通常要用 DIGITAL SCOPE 来观察它在出状况前和出状况时的波形有无异样. 什么样的波形才算正确呢? 1) rise time 2) fall time 3) ack voltage 4) start condition 5) stop condition 6) 读的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 7) 写的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 8) repeated start condition 9) 9 个 CLK 的间隔必须一样吗?
如何选用 Voltage Regulator? 似乎很简单, 提几个问题让大家考虑一下. 1)输出电流需要多大? 2)Dropout(压降)多大? 3)功耗多大? 4)采用哪一种 PAKAGE? 5)站立式的,要加 HEATSINK 吗? 多大的 HEATSINK 才够? 6)贴片式的, 要多大的铜片才够上热?

晶振负载电容外匹配电容计算

晶振负载电容外匹配电容计算及晶振振荡电路设计经验总结对应MCU（STM32F103XX）、WiFi（AP6212、AP6XXX）或USB HUB(FE1.1S、GL850G)一般需外部提供时钟信号，需要外挂一颗晶振，常有客户问到，如何结合晶振的负载电容计算外匹配电容容值以及在晶振振荡电路设计时需注意哪些事项，（1）晶振负载电容定义晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容，是晶振要正常震荡所需要的电容。如果从石英晶体插脚两端向振荡电路方向看进去的全部有效电容为该振荡电路加给石英晶体的负载电容。石英晶体的负载电容的定义如下式：其中：

C S为晶体两个管脚之间的寄生电容（又名晶振静态电容或Shunt Capacitance），在晶体的规格书上可以找到具体值，一般0.2pF~8pF不等。如图二是某32.768KHz的电气参数，其寄生电容典型值是0.85pF（在表格中采用的是Co）。图1、某晶体的电气参数 C G指的是晶体振荡电路输入管脚到GND的总电容，其容值为以下三个部分的和。 ●需加外晶振主芯片管脚芯到GND的寄生电容 C i

●晶体震荡电路PCB走线到到GND的寄生电容C PCB ●电路上外增加的并联到GND的外匹配电容 C L1 C D指的是晶体振荡电路输入管脚到GND的总电容。容值为以下三个部分的和。 ●需加外晶振主芯片管脚芯到GND的寄生电容, C o ●晶体震荡电路PCB走线到到gnd的寄生电容，C PCB ●电路上外增加的并联到GND的外匹配电容, C L2 图1中标示出了C G，C D，C S的的组成部分。

晶振的工作原理教学内容

晶振的工作原理：晶振是晶体振荡器的简称，在电气上它可以等效成一个电容和一个电阻并联再串联一个电容的二端网络，电工学上这个网络有两个谐振点，以频率的高低分其中较低的频率是串联谐振，较高的频率是并联谐振。由于晶体自身的特性致使这两个频率的距离相当的接近，在这个极窄的频率范围内，晶振等效为一个电感，所以只要晶振的两端并联上合适的电容它就会组成并联谐振电路。这个并联谐振电路加到一个负反馈电路中就可以构成正弦波振荡电路，由于晶振等效为电感的频率范围很窄，所以即使其他元件的参数变化很大，这个振荡器的频率也不会有很大的变化。晶振的参数：晶振有一个重要的参数，那就是负载电容值，选择与负载电容值相等的并联电容，就可以得到晶振标称的谐振频率。晶振的应用：一般的晶振振荡电路都是在一个反相放大器（注意是放大器不是反相器）的两端接入晶振，再有两个电容分别接到晶振的两端，每个电容的另一端再接到地，这两个电容串联的容量值就应该等于负载电容，请注意一般IC的引脚都有等效输入电容，这个不能忽略。一般的晶振的负载电容为15p或12.5p ，如果再考虑元件引脚的等效输入电容，则两个22p 的电容构成晶振的振荡电路就是比较好的选择。晶体振荡器也分为无源晶振和有源晶振两种类型。无源晶振与有源晶振（谐振）的英文名称不同，无源晶振为crystal（晶体），而有源晶振则叫做oscillator（振荡器）。无源晶振需要借助于时钟电路才能产生振荡信号，自身无法振荡起来，所以“无源晶振”这个说法并不准确；有源晶振是一个完整的谐振振荡器。晶振的种类：谐振振荡器包括石英（或其晶体材料）晶体谐振器，陶瓷谐振器，LC谐振器等。晶振与谐振振荡器有其共同的交集有源晶体谐振振荡器。石英晶片所以能做振荡电路（谐振）是基于它的压电效应，从物理学中知道，若在晶片的两个极板间加一电场，会使晶体产生机械变形；反之，若在极板间施加机械力，又会在相应的方向上产生电场，这种现象称为压电效应。如在极板间所加的是交变电压，就会产生机械变

晶振的负载电容

晶振要求的谐振电容值的含义请老师指教：晶振的参数里有配用的谐振电容值。比如说32.768K的是12.5pF；4.096M的是20pF. 这个值和实际电路中晶振上接的两个电容值是什么关系？像DS1302用的就是32.768K的晶振，它内部的电容是6pF的回答：你所说的是晶振的负载电容值。指的是晶振交流电路中，参与振荡的，与晶振串联或并联的电容值。晶振电路的频率主要由晶振决定，但既然负载电容参与振荡，必然会对频率起微调作用的。负载电容越小，振荡电路频率就会越高4.096MHz的负载电容为20pF，说明晶振本身的谐振频率<4.096MHz，但如果让20pF的电容参与振荡，频率就会升高为4.096MHz。或许有人会问为什么这么麻烦，不如将晶振直接做成4.096MHz而不用负载电容？不是没有这样的晶振，但实际电路设计中有多种振荡形式，为了振荡反馈信号的相移等原因，也有为了频率偏差便于调整等原因，大都电路中均有电容参与振荡。为了准确掌握晶振电路中该用多大的电容，只要把握晶体负载电容应等于振荡回路中的电容+杂散电容就可以了。你所说的IC中6pF的电容就可看作杂散电容晶振的负载电容晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF 各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚XO 和晶振输入引脚XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为 . 晶体旁边的两个接地点就是分压点. 以接地 , 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数PF 到数十PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量. 设计考虑事项： 1.使晶振、外部电容器（如果有）与IC之间的信号线尽可能保持最短。当非常

有关晶振不起振问题的讨论

以下是论坛上大家的一些讨论总结：可以值得参考一下. *此问题困扰了好多技术人员,我也做过详尽的分析,主要要考虑这三点:1 晶振两端在工作的动态阻抗问题,此阻抗有一定的范围,因而在设计时会并联一个几百K 的电阻来稳定动态阻抗;2 谐振电容的匹配;3 焊接时烙铁的温度太高 *晶振的匹配电容的主要作用是匹配晶振和振荡电路，使电路易于启振并处于合理的激励态下，对频率也有一定的“微调”作用。对MCU，正确选择晶振的匹配电容，关键是微调晶体的激励状态，避免过激励或欠激励，前者使晶体容易老化影响使用寿命并导致振荡电路EMC特性变劣，而后者则不易启振，工作亦不稳定，所以正确地选择晶体匹配电容是很重要的。 *石英晶体振荡器分非温度补偿式晶体振荡器、温度补偿晶体振荡器（TCXO ）、电压控制晶体振荡器（VCXO）、恒温控制式晶体振荡器（OCXO）和数字化/μp补偿式晶体振荡器（DCXO/MCXO）等几种类型。其中，无温度补偿式晶体振荡器是最简单的一种，在日本工业标准(JIS)中，称其为标准封装晶体振荡器（SPXO）。你那个可能是TCXO型的吧，加个热敏电阻和电容串联在晶振振子之间怎么样？*无源晶体与有源晶振的区别、应用范围及用法： 1、无源晶体——无源晶体需要用DSP片内的振荡器，在datasheet上有建议的连接方法。无源晶体没有电压的问题，信号电平是可变的，也就是说是根据起振电路来决定的，同样的晶体可以适用于多种电压，可用于多种不同时钟信号电压要求的DSP，而且价格通常也较低，因此对于一般的应用如果条件许可建议用晶体，这尤其适合于产品线丰富批量大的生产者。无源晶体相对于晶振而言其缺陷是信号质量较差，通常需要精确匹配外围电路（用于信号匹配的电容、电感、电阻等），更换不同频率的晶体时周边配置电路需要做相应的调整。建议采用精度较高的石英晶体，尽可能不要采用精度低的陶瓷警惕。 2、——有源晶振不需要DSP的内部振荡器，信号质量好，比较稳定，而且连接方式相对简单（主要是做好电源滤波，通常使用一个电容和电感构成的PI型滤波网络，输出端用一个小阻值的电阻过滤信号即可），不需要复杂的配置电路。有源晶振通常的用法：一脚悬空，二脚接地，三脚接输出，四脚接电压。相对于无源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合适输出电平，灵活性较差，而且价格高。对于时序要求敏感的应用，个人认为还是有源的晶振好，因为可以选用比较精密的晶振，甚至是高档的温度补偿晶振。有些DSP内部没有起振电路，只能使用有源的晶振，如TI 的6000系列等。有源晶振相比于无源晶体通常体积较大，但现在许多有源晶振是表贴的，体积和晶第 1 页

晶振电容的选择

晶振电容的选择 1：如何选择晶振对于一个高可靠性的系统设计，晶体的选择非常重要，尤其设计带有睡眠唤醒(往往用低电压以求低功耗)的系统。这是因为低供电电压使提供给晶体的激励功率减少，造成晶体起振很慢或根本就不能起振。这一现象在上电复位时并不特别明显，原因是上电时电路有足够的扰动，很容易建立振荡。在睡眠唤醒时，电路的扰动要比上电时小得多，起振变得很不容易。在振荡回路中，晶体既不能过激励(容易振到高次谐波上)也不能欠激励(不容易起振)。晶体的选择至少必须考虑：谐振频点，负载电容，激励功率，温度特性，长期稳定性。一般来说某一种单片机或外围芯片都会给出一个或几个典型适用的晶振，常用的像51单片机用12M晶振，ATmega系列单片机可以用8M，16M，7.3728M等。这里有一个经验可以分享一下，如果所使用的单片机内置有PLL即锁相环，那么所使用的外部晶振都是低频率的，如32.768K的晶振等，因为可以通过PLL倍频而使单片机工作在一个很高的频率下。 2：如何选择电容起振电容从原理上讲直接将晶振接到单片机上，单片机就可以工作。但这样构成的振荡电路中会产生偕波(也就是不希望存在的其他

频率的波),这个波对电路的影响不大,但会降低电路的时钟振荡器的稳定性.为了电路的稳定性起见，建议在晶振的两引脚处接入两个瓷片电容接地来削减偕波对电路的稳定性的影响,所以晶振必须配有起振电容，但电容的具体大小没有什么普遍意义上的计算公式，不同芯片的要求不同。（1）：因为每一种晶振都有各自的特性，所以最好按制造厂商所提供的数值选择外部元器件。（2）：在许可范围内，C1,C2值越低越好。C值偏大虽有利于振荡器的稳定，但将会增加起振时间，比较常用的为15p-30p 之间。

晶振与匹配电容的总结

晶振与匹配电容的总结 Document number：PBGCG-0857-BTDO-0089-PTT1998

匹配电容-----负载电容是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。一般晶振两端所接电容是所要求的负载电容的两倍。这样并联起来就接近负载电容了。 2．负载电容是指在电路中跨接晶体两端的总的外界有效电容。他是一个测试条件，也是一个使用条件。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。 3．一般情况下，增大负载电容会使振荡频率下降，而减小负载电容会使振荡频率升高 4．负载电容是指晶振的两条引线连接IC块内部及外部所有有效电容之和，可看作晶振片在电路中串接电容。负载频率不同决定振荡器的振荡频率不同。标称频率相同的晶振，负载电容不一定相同。因为石英晶体振荡器有两个谐振频率，一个是串联揩振晶振的低负载电容晶振：另一个为并联揩振晶振的高负载电容晶振。所以，标称频率相同的晶振互换时还必须要求负载电容一至，不能冒然互换，否则会造成电器工作不正常。一份电路在其输出端串接了一个22K的电阻，在其输出端和输入端之间接了一个10M的电阻，这是由于连接晶振的芯片端内部是一个线性运算放大器，将输入进行反向180度输出，晶振处的负载电容电阻组成的网络提供另外180

度的相移，整个环路的相移360度，满足振荡的相位条件，同时还要求闭环增益大于等于1，晶体才正常工作。晶振输入输出连接的电阻作用是产生负反馈，保证放大器工作在高增益的线性区，一般在M欧级，输出端的电阻与负载电容组成网络，提供180度相移，同时起到限流的作用，防止反向器输出对晶振过驱动，损坏晶振。和晶振串联的电阻常用来预防晶振被过分驱动。晶振过分驱动的后果是将逐渐损耗减少晶振的接触电镀，这将引起频率的上升，并导致晶振的早期失效，又可以讲drive level调整用。用来调整drive level和发振余裕度。 Xin和Xout的内部一般是一个施密特反相器,反相器是不能驱动晶体震荡的.因此,在反相器的两端并联一个电阻,由电阻完成将输出的信号反向 180度反馈到输入端形成负反馈,构成负反馈放大电路.晶体并在电阻上,电阻与晶体的等效阻抗是并联关系,自己想一下是电阻大还是电阻小对晶体的阻抗影响小大电阻的作用是将电路内部的反向器加一个反馈回路，形成放大器，当晶体并在其中会使反馈回路的交流等效按照晶体频率谐振，由于晶体的Q值非常高，因此电阻在很大的范围变化都不会影响输出频率。过去，曾经试验此电路的稳定性时，试过从 100K～20M都可以正常启振，但会影响脉宽比的。晶体的Q值非常高, Q值是什么意思呢晶体的串联等效阻抗是 Ze = Re + jXe, Re<< |jXe|, 晶体一般等效于一个Q很高很高的电感，相当于电感的导线电阻很小很小。Q一般达到10^-4量级。