实验：计数器功能及其应用
实验计数器功能及其应用
实验目的：
通过实验，熟悉中规模集成计数器的功能及应用，掌握利用中规模集成电路计数器构成任意进制计数器的方法，学会综合测试的方法，让学生加深对相关理论知识的理解。
实验原理：
计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。
一个计数型触发器就是一位二进制计数器。N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。
在数字集成产品中，通用的计数器是二进制和十进制计数器。按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图所示：
表 8-1为74LS161的功能表：
表8-1
A B C D
从表1在为低电平时实现异步复位（清零
需要时钟信号。在复位端高电平条件下，预置端LD为低电平时实现同步预置功能，即需要
有效时钟信号才能使输出状态等于并行输入预置数 A B C D。在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计
数功能，；两计数使能端输入禁止信号，
，集成计数器实现状态保持功能，。在
时，进位输出端OC=1。
在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。
用M进制集成计数器构成任意N进制计数器：
1、M>N，需一片M进制计数器
一种为反馈清零法，另一种为反馈置数法。
（1）反馈清零法
反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。反馈清零法的逻辑框图见图1。
图1反馈清零法框图
（2）反馈置数法
反馈置数法将反馈逻辑电路产生的信号送到计数电路的置位端，在滿足条件时，计数电路输出状态为给定的二进制码。反馈置数法的逻辑框图如图2所示。
图 2反馈置数法框图
1、M 如用两片74161构成60进制计数器(异步级联)：如图3所示 图 3 实验设备及元器件： 1、数电实验箱、数字万用表。 2、74LS161 四位二进制同步计数器 1片 74LS00 二输入端四与非门 1片 74LS20 四输入端二与非门 1片 74LS47(或CD4511) 显示译码器 1片 实验步骤： 1、测试74LS161的逻辑功能。 2、用74LS161四位二进制同步加法计数器组成一个同步十二进制计数器，cp 端送入单次脉冲，输出Q 依次与发光二极管相连，送入脉冲的同时观察二极管的亮灭并记录分析其计数状态（利用反馈清零法设计）。 分析提示：74LS161从Q 3Q 2Q 1Q 0=0000开始计数，经M-1个时钟脉冲（M 为模，本例为 12）状态对应二进制数最大，下一个CP 后计数器应复位，开始新一轮模M 计数。因为是异步清零，所以复位信号不应在M-1个CP 时产生，而应在M 个CP 时产生。所以复位信号在Q 3Q 2Q 1Q 0=1100时，使计数器复位Q 3Q 2Q 1Q 0=0000。状态从1100→0000是异步变化的，不受时钟CP 控制，所示状态1100持续的时间很短暂，仅几级门的传输延迟而已。由状态1100产生低电平复位信号可用与非门实现。 1）画出电路连接图。 2）画出状态转移图。 3）按照电路图连线，通过发光二极管观察所设计电路的计数状态是否为十二进制。 3、用74LS161组成十进制计数器，cp 端送入100KHz 的脉 冲，用示波器双踪观察并记录计数的时序波形图（利用反馈置数法设计）。 分析提示：反馈置数法是通过反馈产生置数信号LD ，將预置数ABCD 预置到输出端。74LS161是同步置数的，需CP 和LD 都有效才能置数，因此LD 应先于CP 出现。所以M-1个CP 后就应产生有效LD 信号。若用四位二进制数前10个数作为计数状态，预置数QAQBQCQD=0000，应在QAQBQCQD=1001时预置端变为低电平。 1）画出用74LS161所设计的十进制计数器的电路连接图。 2）画出状态转移图。 3）按照电路图连线。 4、用74LS161设计一个60进制计数器，并以十进制数的形式显示出来。 (1100)B M1=12 注意事项： 1、接插集成电路时，不允许方向插反； 2、实验时必须要按照：先接线后通电，做完后，先断电再拆线的步骤。 3、测试电路时注意反馈置0法与反馈置数法的区别。 思考题： 1、用反馈清零法和反馈置数法设计任意进制的计数器有什么不同？ 2、对于同步清零和异步清零的计数器，在用反馈清零法设计任意进制的计数器时区别在哪里？ 实验四、计数器电路的设计 一、实验目的 1、掌握计数器电路的设计方法； 2、进一步掌握电路的设计、编译、仿真和下载测试的方法。 二、实验要求 1、基本要求 1)设计一个具有异步复位和同步使能的4位二进制加法计数器 2)设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器 3)设计一个具有异步复位和同步使能的BCD码加法计数电路， 2、扩展要求 1）设计一个具有异步复位和同步使能的六十进制加法计数电路 2）设计一个具有异步复位和同步使能的二十四进制加法计数电路 三、实验原理 四、实验内容及步骤 1、建立一个工程项目，路径如：D:\A0512301\forth，项目名和顶层实体名为count。 2、设计一个具有异步复位和同步使能的4位二进制计数器，并进行编译仿真与下载测试； 3、设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器，并进行编译仿真与下载测试； 4、设计一个具有异步复位和同步使能的十进制加法计数电路，并进行编译仿真与下载测 试； 五、参考程序 1、四位加法计数器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ; END IF; END PROCESS ; Q <= Q1 ; END bhv; 2、异步复位，同步使能十进制加法计数器 LIBRARY IEEE; 实验六计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 1、用D触发器构成异步二进制加／减计数器 图1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图1 四位二进制异步加法计数器 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图2所示。 图2 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U —加计数端 CP D —减计数端 CO—非同步进位输出端BO—非同步借位输出端 D 0、D 1 、D 2 、D 3 —计数器输入端 Q 0、Q 1 、Q 2 、Q 3 —数据输出端 CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下： 表9－1 3、计数器的级联使用 图3是由CC40192利用进位输出CO控制高一位的CP U 端构成的加数级联图。 图3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图4所示为一个由CC40192 十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器 图4 六进制计数器 三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、译码显示器 8、 CC4013×2（74LS74）、CC40192×3（74LS192）、CC4011（74LS00） CC4012（74LS20） 四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 (1) 按图9－1接线，R D 接至逻辑开关输出插口，将低位CP 端接单次脉冲源， 输出端Q 3、Q 2 、Q 3 、Q 接逻辑电平显示输入插口，各S D接高电平“1”。 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q 3～Q 状态。 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q 3～Q 的状态。 (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q 3、Q 2 、Q 1 、Q 端波 形，描绘之。 5) 将图9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计 数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q 3～Q 的状态。 2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能 (1) 清除：CR=1 (2) 置数：CR＝0，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出。 (3) 加计数：CR＝0，LD＝CP D ＝1，CP U 接单次脉冲源。 (4) 减计数：CR＝0，LD＝CP U ＝1，CP D 接单次脉冲源。 3、图9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。 4、按图4电路进行实验，记录之。 电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。 图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果: 实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。 三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器 四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。 设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。 计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是 CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数 器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位 电工电子实验中心 实验报告 课程名称：计算机硬件技术基础实验名称：8254定时/计数器 姓名：学号: 评定成绩：审阅教师： 实验时间：2017.06.06 南京航空航天大学 一、实验目的要求 1) 掌握 8254 定时/计数器的名种工作方式及编程方法。 二、实验任务 按照图 3-2-1 的要求连线，分别对 8254 芯片的 3 个定时/计数器编程，并选择合适的工作方式和初值，以达到如下的效果： 1) 定时/计数器 0，计数脉冲频率为 18.432KHz，OUT0 分两路输出, 一路外接 2 位 LED,使其以亮 0.5 秒灭 0.5 秒循环闪亮，另一路作为计数器 1 的计数脉冲 CLK1。 2) 定时/计数器 1，OUT1 的输出外接 2 位 LED，使其以亮 3 秒灭 1 秒循环闪亮。 3) 定时/计数器 2 的计数脉冲来自单次脉冲单元，按压开关产生的脉 冲作为计数器 2 的计数脉冲。OUT2 外接 2 位 LED，当按压开关到 17 次时LED 长亮，并将按压开关的剩余次 数将在屏幕上显示。 三、实验电路图 图3-2-1 8254定时/计数器电原理图 四、实验代码 IOY0 EQU 3000H TIMER0 EQU IOY0+00H*4 ;8254计数器0端口地址 TIMER1 EQU IOY0+01H*4 ;8254计数器1端口地址 TIMER2 EQU IOY0+02H*4 ;8254计数器2端口地址 TCTL EQU IOY0+03H*4 ;8254控制寄存器端口地址 STACK1 SEGMENT STACK DW 256 DUP(?) STACK1 ENDS DATA SEGMENT MES0 DB ‘Pressed: $’ MES1 DB ‘Press any key to exit !’,0DH,0AH,’$’NUM DB ? DATA ENDS CODE SEGMENT ASSUME CS:CODE,DS:DATA START: MOV AX, DATA MOV DS, AX MOV DX, OFFSET MES1 MOV AH, 9 INT 21H MOV DX, TCTL MOV AL, 00110110B ; 计数器0初始化,方式3 OUT DX, AL MOV DX, TIMER0 MOV AL, 00H OUT DX, AL ；计数器0初值=4800H MOV AL, 48H OUT DX, AL MOV DX, TCTL MOV AL, 01010101B ; 计数器1初始化,方式2 OUT DX, AL MOV DX, TIMER1 MOV AL, 04H ; 计数器1初值=04H OUT DX, AL MOV DX, TCTL MOV AL, 10010001B ; 计数器2初始化,方式0 OUT DX, AL MOV DX, TIMER2 MOV AL, 0FH ;计数器0初值=0FH 实验二：+0-9999的计数器电路的设计 EDA实验报告学院 电气与信息工程学院（部）： 专电子信息工程 业： 学生姓 刘玉文 名： 班 电子信息工程1101 级： 学 11401700430 号： 指导教师姓 谭会生 名： 实验二：0~9999的计数器电路的设计 1.实验目的 （1）进一步熟悉和掌握Quartus II软件的使用。 （2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。 （3）学习和掌握VHDL进程语句和元件例化语句的使用。 2.实验内容 设计并调试好一个技术范围为0~9999的4位十进制计数器电路CNT9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI 1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片)进行硬件验证。 3.实验条件 （1）开发软件：Quartus II8.0。 （2）实验设备：GW48-CK EDA实验开发系统。 （3）拟用芯片：EPM7128S-PL84。 4.实验设计 （1）系统原理框图 为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图所示的原理框图构成顶层电路CNT9999。 CNT9999电路原理框图 （2）VHDL程序 计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。 1）CNT10的VHDL源程序： --CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR='1'THEN CQI<="0000"; ELSIF CLK'EVENT AND CLK='1'THEN IF ENA='1'THEN IF CQI="1001"THEN CQI<="0000"; 实验六计数器 一、实验目的 1、掌握计数器74LS162的功能。 2、掌握计数器的级联方法。 3、熟悉任意模计数器的构成方法。 4、熟悉数码管的使用。 二、实验说明 计数器器件是应用较广的器件之一，它有很多型号，各自完成不同的功能，可根据不同的需要选用。本实验选用74LS162做实验器件。74LS162引脚图见附录。74LS162是十进制BCD同步计数器。Clock是时钟输入端，上升沿触发计数触发器翻转。允许端P和T都为高电平时允许计数，允许端T为低时禁止Carry产生。同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。74LS162的进位位Carry在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。 三、实验所用器件和仪器 1、同步4位BCD计数器74LS162 2片 2、二输入四与非门74LS00 1片 3、示波器 四、实验内容 1、用1片74LS162和1片74LS00采用复位法构一个模7计数器。用单脉冲做计数时钟，观测计数状态，并记录。用连续脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。 2、用1片74LS162和1片74LS00采用置位法构一个模7计数器。用单脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。 3、用2片74LS162和1片74LS00构成一个模60计数器。2片74LS162的Q D，Q C，Q B，Q A分别接两个译码显示的D，B，C，A端。用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。 五、实验接线及测试结果 1、复位法构成的模7计数器接线图及测试结果 （1）复位法构成的模7计数器接线图 实验七计数器及其应用 一、实验目的 1．学习用集成触发器构成计数器的方法 2．掌握中规模集成计数器的使用方法及功能测试方法 3．运用集成计数器构成1∕N分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数器的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加∕减计数器 图7-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T′触发器，再由低位触发器的Q端和高一位的CP端相连接。 图7-1 若将图7-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器 三、实验内容 1．用74LS74触发器构成4位二进制一步加法计数器。 (1)按图7-1连接，R D接至逻辑开关输出插口，将低位CP O端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示输入插口。 (2)清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。 (3)将图7-1电路中的底位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容（2）、（3）进行实验，构成并列表记录Q3～Q0的状态。 实验六任意进制计数器的构成 设计性实验 一、实验目的 1、学习用集成触发器构成计数器的方法； 2、掌握中规模集成计数器的使用及功能测试方法； 3、运用集成计数计构成N分频器，了解计数计的分频作用。 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加／减计数器 图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图6－1 四位二进制异步加法计数器 若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。 图中LD—置数端CP U—加计数端CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q 0、Q 1、Q 2、Q 3 —数据输出端 CR 图6－2 CC40192引脚排列及逻辑符号 CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下： 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表6－2为8421码十进制加、减计数器的状态转换表。 表6－2 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个 实验十一计数器74LS161的逻辑功能测试及应用 一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。 二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。 三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻 辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出 Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。 74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列， 依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo为最低 位。 由表6.9可知，74LS161具有以下逻辑功能： （1）异步清零。当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。（2）同步置数。当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被 置入计数器，计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段，故称为同步置数。 （3）保持功能。当CR=LD=1，且CTp?CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。 （4）计数功能。当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开 始加法计数，实现计数功能。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。当计数值达到15 时，进位输出CO为“1”。 2、由74LS161同步计数器构成任意（N）进制计数器方法 （1）直接清零法 直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。 例如，用74LS161芯片构成十进制计数器电路如图11.2所示。 （2）预置数法 预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do，因74LS161芯片的LD是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。例如图10.3所示的七进制计数器电路。 实验四集成计数器 一、实验目的 1、熟悉集成计数器的逻辑功能和各控制端的作用。 2、掌握计数器的使用方法。 二、实验器件 74LS390 双异步二---十进制计数器1片 芯片引脚图如下所示： 三、实验内容与步骤 集成计数器74LS390功能测试 a) 二进制计数 CP O （A）接输入脉冲，输出Q O接电平指示器，观察在CP脉冲作用下，电平指示器的 的波形及状态转换图，说明功能。 显示情况。画出与CP对应的Q O 波形图： CP Q O 功能说明：_____________________________________ 状态转换图： b) 五进制计数 CP1(B)接输入脉冲，输出Q3Q2Q1接电平指示器，观察在CP脉冲作用下，电平指示器的显示情况。画出与CP对应的Q3 Q2 Q1的波形及状态转换图，说明功能。 CP Q1 Q2 Q3 功能说明：_____________________________________ 状态转换图： c) 8421BCD码十进制计数 CP O（A）接输入脉冲，Q0接CP1（B），Q3 Q2 Q1 Q0输出接电平指示器和七段译码显示器，观察在CP脉冲作用下，电平指示器和七段译码显示器的显示情况。画出与CP对应的Q的波形及状态转换图，说明功能。填写表1 波形图：CP Q0 Q1 Q2 Q3 功能说明：_____________________________________ 状态转换图： d) 5421BCD码十进制计数 CP1（B）接输入脉冲，Q3接CP0（A），输出Q0 Q3 Q2 Q1接电平指示器，观察在CP脉冲作用下，电平指示器的显示情况，画出与CP对应的Q的波形及状态转换图，说明功能。填写表2 波形图： CP Array Q1 Q2 Q3 Q0 功能说明：____________________________________________________ 状态转换图： 表2 暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1） 实验四计数器及其应用 一、实验目的 l、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成l位分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 l、用D触发器构成异步二进制加／减计数器 图4-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D 触发器接成T’触发器，再由低位触发器的Q端和高—位的CP端相连接。 图4-1 四位二进制异步加法计数器 若将图4-l稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，具引脚排列及逻辑符号如图4-2所示。 图4-2 CC40192引脚排列及逻辑符号 图中LD一置数端CP L一加计数端CP D一减计数端 CO一非同步进位输出端BO一非同步借位输出端 D0、D1、D2、D3一计数器输入端 Q0、Q1、Q2、Q3一数据输出端CR一清除端 CC40192(同74LS192，二者可互换使用)的功能如表4-1，说明如下：表4-1 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高 电平，计数脉冲由CP U输入;在计数脉冲上升沿进行842l码十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减计数端CP D输入，表4-2为8421码十进制加、减计数器的状态转换表。 表4-2 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动下一级计数器。 图4-3是由CC40192利用进位输出CO控制高一位的CP U端构成的加数级联图。 实验五计数器的设计——实验报告 邱兆丰 15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号： 图1 J-K触发器符号 ⑵功能： 表1 J-K触发器功能表 ⑶状态转换图： 图2 J-K触发器状态转换图 ⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3．时序电路的设计步骤 内容见实验预习。 四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行 五、实验设计及数据与处理 实验一 16进制异步计数器 设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器 设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三 仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。 实验四 设计原理： 在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需 实验六同步计数器的设计 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 仪器及器件名称型号数量数字电路实验箱DS99-1A 1 数字万用表DY2106 1 双踪示波器CS-4135 1 器件74LS73X2 2 74LS32X2 1 74LS08X2 2 四、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。 递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 五、实验内容 1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为： 图4 12进制计数器状态转换图 2.考虑增加一个控制变量D，当D=0时，计数器按内容一方式（顺时针）运行，当D=1时，无论计数器当前处于什么状态，计数器按内容一的反方向（逆时针）运行。本题为附加内容，因接线复杂可用模拟软件测试结果。 六、实验报告 1.写出详细的设计过程。 (1)根据实验要求可以的该特殊十二进制计数器状态转换图。 (2)确定电路所需触发器数目:有效状态为m=12，求所需触发器数目n 。 由2n ≥m=12，可得n=4。 (3)画出次态卡诺图 (4)求出每个触发器的状态方程 (5)求各触发器的驱动方程 根据n n n Q K Q J Q +=+1，得到以下J 、K 的逻辑表达式： (6)仿真图如下： 显示管显示的顺序符合十二进制的要求 2.画出CP及各输出端的波形图，要画好他们之间的相位关系。 (1)通过状态图画得CLK、Q0、Q1、Q2、Q3的波形图如下： (2)仿真得到波形图如下： 信息工程学院实验报告 课程名称：微机原理与接口技术Array 实验项目名称：定时器/计数器实验实验时间： 班级：姓名：学号： 一、实验目的 1. 掌握8254 的工作方式及应用编程。 2. 掌握8254 典型应用电路的接法。 二、实验设备 PC 机一台、TD-PITD+实验系统一套。 三、实验原理 8254 是Intel 公司生产的可编程间隔定时器。是8253 的改进型，比8253 具有更优良的性能。8254 具有以下基本功能： （1）有 3 个独立的16 位计数器。 （2）每个计数器可按二进制或十进制（BCD）计数。 （3）每个计数器可编程工作于 6 种不同工作方式。 （4）8254 每个计数器允许的最高计数频率为10MHz（8253 为2MHz）。 （5）8254 有读回命令（8253 没有），除了可以读出当前计数单元的内容外，还可以读出状态寄存器的内容。 （6）计数脉冲可以是有规律的时钟信号，也可以是随机信号。计数初值公式为： n=f CLKi ÷f OUTi、其中f CLKi 是输入时钟脉冲的频率，f OUTi 是输出波形的频率。 图5-1 是8254 的内部结构框图和引脚图，它是由与CPU 的接口、内部控制电路和三个计数器组成。8254 的工作方式如下述： （1）方式0：计数到0 结束输出正跃变信号方式。 （2）方式1：硬件可重触发单稳方式。 （3）方式2：频率发生器方式。 （4）方式3：方波发生器。 （5）方式4：软件触发选通方式。 （6）方式5：硬件触发选通方式。 图5-1 8254 的内部接口和引脚 8254 的控制字有两个：一个用来设置计数器的工作方式，称为方式控制字；另一个用来设置读回命令，称为读回控制字。这两个控制字共用一个地址，由标识位来区分。控制字格式如表5-1~5-3 所示。 表5-1 8254 的方式控制字格式 表5-2 8254 读出控制字格式 表5-3 8254 状态字格式 8254 实验单元电路图如下图所示： 实验四4 位计数器设计 1. 实验目的 学习quartusii 和modelsim 的使用方法； 学习原理图和veriloghdl 混合输入设计方法; 掌握4位计数器设计的设计及仿真方法。 2. 实验原理 设计其中的计数器模块CNT4E和数码管译码驱动模块DECL7S勺verilogHDL代码，并作出整个系统仿真。 2.1 4位计数器模块代码 module CNT4B(out, CLK, RST); // output out; // in put CLK, RST; // reg [3:0] out; // always (posedge CLK or n egedge RST) // begin if(!RST) // out <= 4'dO; else out <= out + 1; // end en dmodule 低电平复位 每一个clk计数 效果图: 定义模块名和各个端口 定义输出端口 定义输入时钟和复位 定义四位计数器 上升沿时钟和下降沿复位 2.2七段数码管代码 module segled(out1,a); // in put [3:0]a; // output [6:0]out1; // reg [6:0]out1; //reg always(a) // begin case(a) //case 4'b0000:out1<=7'b0111111; 4'b0001:out1<=7'b0000110; 4'b0010:out1<=7'b1011011; 4'b0011:out1<=7'b1001111; 4'b0100:out1<=7'b1100110; 4'b0101:out1<=7'b1101101; 4'b0110:out1<=7'b1111101; 4'b0111:out1<=7'b0000111; 4'b1000:out1<=7'b1111111; 4'b1001:out1<=7'b1101111; 4'b1010:out1<=7'b1110111; 4'b1011:out1<=7'b1111100; 4'b1100:out1<=7'b0111001; 4'b1101:out1<=7'b1011110; 4'b1110:out1<=7'b1111001; 4'b1111:out1<=7'b1110001; endcase end en dmodule // 模 块结束效果图： 定义模块名和输入输出端口 输入一个3位矢量 输出一个6位矢量 型变量用于always语句 语句用于选择输出 CNT4B：b2v inst 敏感信号a实验四 计数器电路设计
实验六计数器及其应用
集成计数器及寄存器的运用 实验报告
实验四、 计数器的设计 电子版实验报告
计数器的设计实验报告
实验六 8254定时计数器
实验二：+0-9999的计数器电路的设计
实验6-计数器
实验七 计数器及其应用学生版
实验六 任意进制计数器的构成
实验十一 同步计数器的逻辑功能测试及应用
实验四 集成计数器
EDA实验报告-实验3计数器电路设计(DOC)
实验四 计数器及其应用
实验五计数器的设计实验报告
实验六 同步计数器的设计
实验报告五 定时器计数器实验
实验四_4_位计数器设计