液晶显示屏LCD显示设计课程设计(DOC)

江西理工大学应用科学学院

SOPC/EDA综合课程设计报告1.1 液晶显示屏原理

1.1.1 液晶显示屏的LCD的使用原理和设置；

1.1.2 液晶显示模块设计方法。

1.1.3 查询有关课程设计汉字的国标码

1.1.4 有关FPGA的知识

1.1.5 端口的设计方法

1.1.6 熟悉GW48系列SOPC/EDA实验开发系统及现代DSP实验开发系统的使用方

法。

1.2 课程设计题目：液晶显示屏LCD显示接口设计

1.2.1 课程设计目的及基本要求

液晶显示屏已广泛应用于人们的日常生活中，在各种领域中起到越来越重要

的位置。因此，掌握和控制液晶显示屏是非常重要的技能。进行课程设计是加

强实践，提高动手能力的重要环节，通过课程设计，同时在软件编程，排错调

试，相关仪器设备的使用技术等方面得到全面的提高。掌握液晶显示屏实现的

相关方法，为将来的实际工作打下一定的基础。

本课程设计是以SED1520控制器为基础，基本要求是：

1、掌握SED1520控制器基本结构

2、掌握液晶显示屏的工作原理及使用方法

3、掌握用VHDL语言编写程序

4、掌握Quartus II的使用方法

5、掌握GW48系列SOPC/EDA实验开发系统：

a：闲置不用GW48系统时，必须关闭电源，拔下电源插头！！！

Sopc/EDA 课程设计：液晶显示屏LCD 显示接口设计

b ：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入 该结构模式工作。

c ：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插

对后才能开电源。其它接口都可带电插拔。请特别注意，尽可能不要随 意插拔适配板，及实验系统上的其他芯片。 d ：并行口工作模式设置在“EPP ”模式！

e: 跳线座“SPS ” 默认向下短路（PIO48）；右侧开关默认拨向“TO MCU ”。 f: 对于GW48-PK2系统，左下角拨码开关除第4档“DS8使能”向下拨（8数

码管显示）外，其余皆默认向上

1.3、设计要求

使用FPGA 设计一个液晶显示屏LCD 显示的控制器，使其能够显示文字、 数字或图形（根据需要选择LCD 屏），至少需要显示“江西理工大学应用科学 学院课程设计”字样，另外需要显示班级姓名和日期。其它功能可自行增加！ （型号GW48-PK2）

2.1 元件原理图

nCS 1DATA 2Vcc 3GND 4

ASDI 5DCLK 6Vcc 7

Vcc 8U4

EPCS 1

VDD 3.3

VDD 3.3

nCSO DATA 0

DCLK ASDO

123456789

10

JP2

AS DOWNLOAD

DCLK

CONF _DONE VDD 3.3

nCONFIG nCE DATA 0ASDO

nCSO

AS DOWNLOAD

JATG

12345678910

JP1

JATG

TCK R41K

TDO TMS R31K VDD 3.3

TDI

VDD 3.3R2

1K VDD 3.3

图1 下载/编程接口电路图

设计者：刘文志

图2 液晶显示屏2.1.1 模块引脚说明

表1 模块引脚

逻辑工作电压（VDD）：3.3~5.5V

电源地（GND）：0V

工作温度（Ta）：0~+50℃（常温）/ -20~70℃（宽温）

Sopc/EDA课程设计：液晶显示屏LCD显示接口设计

2.1.2 接口时序

模块有并行和串行两种连接方法（时序如下）：

a) 8位并行连接时序图

图3 MPU写资料到模块

图4 MPU从模块读出资料

a)串行连接时序图

图5 串行时序图

设计者：刘文志

表2 时钟周期表

串行数据传送共分三个字节完成：

第一字节：串口控制——格式 11111ABC

A为数据传送方向控制：H表示数据从LCD到MCU，L表示数据从MCU到LCD。 B为数据类型选择： H表示数据室显示数据，L表示数据室控制指令

C固定为0

第二字节：（并行）8位数据的高4位——格式DDDD0000

第三字节：（并行）8位数据的低4位——格式DDDD0000

串行接口时序参数：（测试条件： T=25℃ VDD=4.5V）

2.1.3 用户指令集

指令表1：（RE=0：基本指令集）

Sopc/EDA课程设计：液晶显示屏LCD显示接口设计

表3 基本指令表

指令表2：（RE=1：扩充指令集）

表4 扩充指令表

设计者：刘文志

2.1.4 FPGA 与LCD 连接方式

FPGA 与LCD 连接方式：（仅PK2型含此）。由实验电路结构图COM 可知，默认情况下， FPGA 是通过89C51单片机控制LCD 液晶显示的，但若FPGA 中有Nios 嵌入式系统，则能使 FPGA 直接控制LCD 显示。方法是拔去此单片机（在右下侧），用连线将座JP22/JP21（LCD 显示器引脚信号）各信号分别与座JP19/JP20（FPGA 引脚信号）相连接即可。

D+（PIO65）D-（PIO64）

GND

VCC

SLAVE

USB PIO65

PIO64O

O O O

选择开关

T O F P G A T O M C U

键

复位接PC 机串行通讯接口接口电路

2

35RS-232B4P27P26P25P24P23P22P21P20

PSEN ALE EA P07P06P05P04P03P02P01P00VCC A T 89C 51

4039383736353433323130292827262524222321

20

19181716151413121110987654321GND

X1X2PIO66PIO67PIO77PIO76PIO79PIO78P31P30RESET PIO75PIO74PIO73PIO72PIO71PIO70PIO69PIO68LCD

液晶显示屏

VCC GND P22

P21P20P00P01P02P03P04P05P06P07P23P241

234567891011121314151617181920

图6 实验电路结构图COM

本方案采用的FPGA 为Alter 公司的ACEX1K30芯片，它可提供系统的时钟及读写控制， ACEX 系列的FPGA 由逻辑数组块LAB （Logic array block ）、嵌入式数组块EAB （embedded arr ay block ）、快速互联以及IO 单元构成，每个逻辑数组块包含8个逻辑单元LE （logic element ）和一个局部互联[1]。每个逻辑单元则由一个4输入查找表（LUT ）、一个可 编程触发器、快速进位链、级连链组成，多个LAB 和多个EAB 则可通过快速通道互相连 接。EAB 是ACEX 系列器件在结构设计上的一个重要部件，他是输入埠和输出埠都带有触 发器的一种灵活的RAM 块，其主要功能是实现一些规模不太大的FIFO 、ROM 、RAM 和双埠 RAM 等。在本液晶显示接口电路中，EAB 主要用宏功能模块实现片上ROM 。它通过调用FPGA

Sopc/EDA课程设计：液晶显示屏LCD显示接口设计

上的EAB资源来实现汉字的显示和字符的存储，并根据控制信号产生的地址值从ROM中读取字符值，然后送LCD显示器进行显示。由于所用的图形点阵液晶块内置有SED1520 控制器，所以，其电路特性实际上就是SED1520的电路特性。

SED1520的主要特性如下：

(1)具有液晶显示行驱动器，具有16路行驱动输出，并可级联实现32行驱动。

(2)具有液晶显示列驱动器，共有61路列驱动输出。(3)内置时序发生器，其占空比可设置为1/16和1/32两种。

(4)内藏显示内存，显示内存内的数据可直接显示，"1"为显示，"0"为不显示。

(5)接口总线时序可适配8080系列或M6800系列，并可直接与计算机接口。

(6)操作简单，有13条控制指令。

(7)采用CMOS工艺，可在电压低至2.4-7.0V时正常工作，功耗仅30μW。

本设计所用的字符液晶模块CM12232由两块SED1520级连驱动，其中一个工作在主工作方式下，另一个工作在从方式下，主工作方式SED1520负责上半屏16行的驱动和左半屏的61列驱动，从工作方式的SED1520则负责下半屏16行的驱动和右半屏的61列驱动，使能信号E1、E2用来区分具体控制的是那一片SED1520，其系统的硬件连接图如图1所示。由图1可见，该系统的硬件部分连接十分简单，其中FPGA部分没画出，而液晶与FPGA的接口则可直接以网表的形式给出，将它们直接与FPGA的普通I/O引脚相连即可。系统的软件接口实现具体实现的重点是如何从存放有字符的ROM块中读出数据，并按照液晶的时序正确的写入，在介绍具体实现方法前，首先要熟悉SED1520的指令。SED1520的控制指令表

设计者：刘文志

Sopc/EDA课程设计：液晶显示屏LCD显示接口设计

设计过程

4.1 初始化部分的状态机设计

根据字符模块初始化的流程图：

图7 LCD初始化流程图

4.2 时钟模块的设计

由于FPGA开发板上自带的晶振频率为50MHZ，而所需要的时钟频率则需要小于13.9K。

因此需要一个分频器对其进行分频。这里采用简单的计数器对其进行分频，通过分频器将外部输入的32 MHZ的信号分成频率为153600HZ的信号。

在分频之后由于时钟信号需要同时控制LCD模块以及FPGA的模块，因此需要编写一个程序，使得两者之间同步。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY baud IS

port(clk,resetb:in std_logic;

bclk:out std_logic);

end baud;

architecture Behavioral of baud is

begin

设计者：刘文志

process(clk,resetb)

variable cnt:integer;

begin

if resetb='1' then

cnt:=0;bclk<='0';

elsif rising_edge(clk)then

if cnt>=208 then cnt:=0;bclk<='1';

else cnt:=cnt+1;bclk<='0';

end if;

end if;

end process;

end behavioral;

图8 时钟模块

图9 系统的仿真图形

4.3 中文字符部分的数据模块

中文部分由于VHDL中无法识别中文，使用时需要参照中文字符表，将需要的字符所对应的数据输入RAM，然后通过和英文模块不重复的符号来实现对其的调用。如“江”这个中文字符，所对应国标码”bdad”，因此在函数部分应为：

constant data_buf : data_buffer := (x"bd",x"ad");

本程序驱动液晶显示“江西理工大学应用科学学院课程设计”“班级”“姓名”

“日期”

Library IEEE;

Use IEEE.STD_LOGIC_1164.ALL;

Use IEEE.STD_LOGIC_ARITH.ALL;

Sopc/EDA课程设计：液晶显示屏LCD显示接口设计Use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity LCD is

generic(divide_to_100k :integer:=1000);

Port(clk, rst:in STD_LOGIC;

Rw, rs, e, lcd_rst :out STD_LOGIC;

Lcd_data:out STD_LOGIC_VECTOR(7 downto 0));

end LCD;

architecture Behavioral of LCD is

signal clk_100k:std_logic;

type state is(s0,s1,s2,s3,s4);

signal current_s: state ;

type data_buffer is array (0 to 43) of std_logic_vector ( 7 downto 0 ) ; constant data_buf : data_buffer := (x"bd",x"ad",x"ce",x"f7",

x"c0",x"ed",x"b9",x"a4",

x"b4",x"f3",x"d1",x"a7",

x"d3",x"a6",x"d3",x"c3",

x"bf",x"c6",x"d1",x"a7",

x"d1",x"a7",x"d4",x"ba",

x"bf",x"ce",x"b3",x"cc",

x"c9",x"e8",x"bc",x"c6",

x"b0",x"e0",x"bc",x"b6",

x"d0",x"d5",x"c3",x"fb",

x"c8",x"d5",x"c6",x"da");

begin

process(clk)

variable cnt:integer range 0 to divide_to_100k;

begin

if rising_edge(clk)then cnt:=cnt+1;

if cnt=divide_to_100k then cnt:=0;

end if;

if cnt

else clk_100k <= '1';

end if;

end if;

end process;

process(clk_100k)

variable cnt1:integer range 0 to 500;

variable cnt1_1:integer range 0 to 100;

variable code_cnt:integer range 0 to 13;

variable data_cnt:integer range 0 to 48;

begin

if rising_edge(clk_100k)then

if rst = '1' then current_s <= s0 ; cnt1 := 0 ;cnt1_1 := 0;

code_cnt := 0 ; data_cnt := 0 ; lcd_rst <= '0';

设计者：刘文志else case current_s is

when s0=> rw<= '1';rs <= '1';e <= '1';cnt1:=cnt1+1;

if cnt1 < 250 then lcd_rst <= '0';

elsif cnt1 < 500 then lcd_rst <= '1';

elsif cnt1=500 then

lcd_rst <= '1';cnt1 := 0;current_s <= s1;

end if;

when s1=>cnt1_1:=cnt1_1+1;

if cnt1_1 < 1*3 then e <= '1';rs <= '0';rw <= '0';

elsif cnt1_1<2*3 then lcd_data<=x"0c";

elsif cnt1_1<10*3 then e<='0';

elsif cnt1_1=10*3 then cnt1_1:=0;current_s<=s2;

end if;

when s2=>cnt1_1:=cnt1_1+1;

if cnt1_1<1*3 then e<='1';rs<='0';rw<='0';

elsif cnt1_1<2*3 then lcd_data<=x"80";

elsif cnt1_1<10*3 then e<='0';

elsif cnt1_1=10*3 then cnt1_1:=0;current_s<=s3;

end if;

when s3=>

if cnt1_1<1*3 then e<='1';rs<='1';rw<='0';

elsif cnt1_1<2*3 then lcd_data<=data_buf(data_cnt); elsif cnt1_1=2*3 then data_cnt:= data_cnt+1;

elsif cnt1_1<100 then e<='0';

end if;

cnt1_1:=cnt1+1;

if cnt1_1=100 then cnt1_1:=0;

if data_cnt=16 then current_s<=s4;data_cnt:=0;

end if;

end if;

when others=>current_s<=s0;

end case;

end if;

end if;

end process;

end Behavioral;

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图10 显示文字的模块

图11 系统的仿真图形

4.4 图形的数据模块

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY lcdlinehozi IS

PORT( CLK,key3: IN STD_LOGIC;

CK0,DISP,Hsync,Vsync:OUT STD_LOGIC;

rgb:OUT STD_LOGIC_VECTOR(0 TO 23)

);

END;

ARCHITECTURE WX OF lcdlinehozi IS

SIGNAL CLK_TEMP1,CLK_TEMP2,CK :STD_LOGIC ;

设计者：刘文志SIGNAL CNT1,CNT2:STD_LOGIC_VECTOR(2 DOWNTO 0); signal cnt:std_logic_vector(1 downto 0);

SIGNAL HS_CNT,VS_CNT:INTEGER RANGE 0 TO 525; signal rgbx,rgby: STD_LOGIC_VECTOR(0 TO 23); CONSTANT THp:INTEGER :=41;

CONSTANT THb:INTEGER :=2;

CONSTANT THf:INTEGER :=2;

CONSTANT TVp:INTEGER :=10;

CONSTANT TVb:INTEGER :=2;

CONSTANT TVF:INTEGER :=2;

CONSTANT THd:INTEGER :=480;

CONSTANT TVd:INTEGER :=272;

BEGIN

PROCESS(key3)

BEGIN

IF key3'event and key3='1' THEN

IF cnt="10" THEN cnt<="00";

else cnt<=cnt+1; end if;

end if;

end process;

process(cnt)

begin

if cnt="00" then rgb<="111111111111111111111111";

elsif cnt="01"then rgb<=rgbx;

elsif cnt="10"then rgb<=rgby;

else rgb<="000000000000000000000000";

end if;end process;

process(hs_cnt,vs_cnt)

begin

if hs_cnt<102 then rgbx<="000000000000000000000000"; elsif hs_cnt<162 then rgbx<="000000000000000011111111"; elsif hs_cnt<222 then rgbx<="111111110000000000000000"; elsif hs_cnt<282 then rgbx<="000000001111111111111111"; elsif hs_cnt<342 then rgbx<="000000001111111100000000"; elsif hs_cnt<402 then rgbx<="111111110000000011111111"; elsif hs_cnt<462 then rgbx<="111111111111111100000000"; elsif hs_cnt<522 then rgbx<="111111111111111111111111"; else rgbx<="101010101010101010101010";

end if;

if vs_cnt<43 then rgby<="000000000000000000000000"; elsif vs_cnt<75 then rgby<="000000000000000011111111"; elsif vs_cnt<107 then rgby<="111111110000000000000000"; elsif vs_cnt<139 then rgby<="000000001111111111111111"; elsif vs_cnt<171 then rgby<="000000001111111100000000";

Sopc/EDA课程设计：液晶显示屏LCD显示接口设计elsif vs_cnt<203 then rgby<="111111110000000011111111";

elsif vs_cnt<235 then rgby<="111111111111111100000000";

elsif vs_cnt<267 then rgby<="111111111111111111111111";

else rgby<="101010101010101010101010";

end if;

end process;

CLOCK:PROCESS(CLK)

BEGIN

IF CLK'EVENT AND CLK='1'THEN

IF CNT1=2 THEN CNT1<="000";

ELSE CNT1<=CNT1+1;END IF;

END IF;

END PROCESS;

PROCESS (CLK)

BEGIN

IF CLK'EVENT AND CLK='0' THEN

IF CNT2=2 THEN CNT2<="000";

ELSE CNT2<=CNT2+1;END IF;

END IF;

END PROCESS;

PROCESS(CLK)

BEGIN

IF CLK'EVENT AND CLK='1' THEN

IF CNT1=0 THEN CLK_TEMP1<='1';

ELSIF CNT1=1 THEN CLK_TEMP1<='0';

END IF;

END IF;

END PROCESS;

PROCESS (CLK)

BEGIN

IF CLK'EVENT AND CLK='0'THEN

IF CNT2=0 THEN CLK_TEMP2<='1';

ELSIF CNT2=1 THEN CLK_TEMP2<='0';

END IF;

END IF;

END PROCESS;

CK<=CLK_TEMP1 OR CLK_TEMP2;

CK0<=CK;

PROCESS(CK)

BEGIN

IF CK'EVENT AND CK='1' THEN

IF HS_CNT=THp-1 THEN

Hsync<='1'; HS_CNT<=HS_CNT+1;

ELSIF HS_CNT=THp+THb+THd+THf-1 THEN--524

设计者：刘文志

HS_CNT<=0;Hsync<='0';

IF VS_CNT=TVp+TVb+TVd+TVf-1 THEN--285 VS

VS_CNT<=0;Vsync<='0';DISP<='1';

ELSIF VS_CNT=TVp-1 THEN

Vsync<='1';VS_CNT<=VS_CNT+1;

ELSE VS_CNT<=VS_CNT+1;

END IF;

ELSE HS_CNT<=HS_CNT+1;

END IF;END IF;

END PROCESS;

END WX;

图12 显示图像模块

图13 系统的仿真图形

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实习总结

这次实习是我们第一次做课程设计，对我们来说很重要。它使我们的理论知识与实践充分地结合，还具有较强的实践动手能力，从实践中发现问题，分析问题和解决问题，为将来的实际工作打下一定的基础。本次实习中资料的搜集和整理尤其关键，它考察我们对信息的提取能力，从而为提出设计方案做准备。在设计过程中好多电路图看起来简单，但要我们编译却非常难，这时就要看我们对理论知识的应用。这次的实习使我意识到理论知识和实践能力的不足，所以，在以后的学习生活中，我需要更努力地读书和实践。

在这三个星期，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，从而提高自己的实际动手能力和独立思考的能力。

设计者：刘文志

参考文献

[1] 潘松，黄继业。EDA技术与VHDL（第二版），清华大学出版社。

[2] 刘韬，楼兴华。FPGA数字电子系统设计与开发实例导航，人民邮电出版社。

[3] 周立功等编著。EDA实验与实践，北京航空航天大学出版社。

[4] 王彦主编。基于FPGA的工程设计与应用,西安电子科技大学出版社。

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致谢

在本次设计中，我想首先要感谢王忠锋老师，因为在课程设计还没开始前，老师就叫我们早做准备，熟悉Quartus‖的使用方法；在设计过程要给我们一一解决难题，使我们的课程设计能够较成功地完成。