四位二进制计数器设计

《CPLD/FPGA应用开发技术》实验指导

实验二计数器及时序电路

一、实验目的：

1、了解时序电路的VHDL语言设计方法。

2、了解同步计数器的使用方法。

3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。

二、实验设备：

1、PC机

2、EDA实验箱（主芯片是ALTERA EPM7128SLC84-15）。

三、实验内容：

1、用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。

2、用74LS161两个宏连接成八位二进制同步计数器。

3、用74LS161宏，同时采用清零和置数法组成六进制和十二进制计数器。

四、实验步骤：

1、采用文本编辑器输入VHDL语言源程序，或采用原理图输入法从MF库中调用器

件74161，生成原理图，之后建立工程。

2、编译。

3、仿真。

4、对芯片进行编程。

5、根据管脚分配情况连线。

（1）根据芯片特点，管脚分配时一般将时钟信号分配给83脚，复位信号分配给1脚。若有使能信号，使能信号分配给84脚。

（2）时钟信号的连接：将实验板上提供的时钟与芯片的83脚相连。

（3）复位信号的连接：将实验板上的某按键开关输出与芯片的1脚相连。

（4）将计数器的输出端分别与LED灯相连。

6、按动复位键，观察实验结果。

7、改变输入时钟信号的频率，观察实验结果。

五、实验报告要求：

1、给出电路的VHDL描述或电路原理图、仿真结果。

2、采用原理图输入法进行设计时，说明设计思路。

3、说明仿真波形图中输入数据的给定依据。

4、说明物理连线情况。

5、时钟频率改变后，实验结果有何变化。

实验过程：

1用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。同步四位二进制加法计数器:

程序代码：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY BAO IS

PORT(CLR,CLK:IN STD_LOGIC;

Y:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));

END BAO;

ARCHITECTURE SU OF BAO IS

BEGIN

PROCESS(CLR,CLK)

BEGIN

IF(CLR='1') THEN Y<="0000";

ELSIF(CLK'EVENT AND CLK='1') THEN

IF Y="1111" THEN Y<="0000";

ELSE Y<=Y +1;

END IF;

END IF;

END PROCESS;

END SU;

初步编译结果：

有三个错误：

1、第四行代码后多了一个分号；

2、文件名和实体名不符：

3、少了一个END IF；

编译无误：

仿真结果：

在自己电脑上得到仿真结果：

六进制同步计数器：

程序代码：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY BAO IS

PORT(CLR,CLK:IN STD_LOGIC;

Y:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END BAO;

ARCHITECTURE SU OF BAO IS

BEGIN

PROCESS(CLR,CLK)

BEGIN

IF(CLR='1') THEN Y<="0000";

ELSIF(CLK'EVENT AND CLK='1') THEN

IF Y="0101" THEN Y<="0000";

ELSE Y<=Y +1;

END IF;

END IF;

END PROCESS;

END SU;

仿真结果：

2、用74LS161两个宏连接成八位二进制同步计数器原理图：

仿真结果：

3、用74LS161宏，同时采用清零和置数法组成六进制和十二进制计数器。六进制置数法原理图：

仿真结果：

六进制清零原理图：

仿真结果：

十二进制置数原理图：

仿真结果：

十二进制清零原理图：

仿真结果：