功率模块封装工艺

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功率模块封装工艺

功率模块封装工艺

摘要:本文从封装角度评估功率电子系统集成的重要性。文中概述了多种功率模块的封装结构形式及主要研发内容。另外还讨论了模块封装技术的一些新进展以及在功率电子系统集成中的地位和作用。

1 引言

功率(电源或电力)半导体器件现有两大集成系列,其一是单片功率或高压集成电路,英文缩略语为PIC或HI VC,电流、电压分别小于10A、700V的智能功率器件/电路采用单片集成的产品日益增多,但受功率高压大电流器件结构及制作工艺的特殊性,弹片集成的功率/高压电路产品能够处理的功率尚不足够大,一般适用于数十瓦的电子电路的集成;另一类是将功率器件、控制电路、驱动电路、接口电路、保护电路等芯片封装一体化,内部引线键合互连形成部分或完整功能的功率模块或系统功率集成,其结构包括多芯片混合IC封装以及智能功率模块IPM、功率电子模块PEBb、集成功率电子模块等。功率模块以为电子、功率电子、封装等技术为基础,按照最优化电路拓扑与系统结构原则,形成可以组合和更换的标准单元,解决模块的封装结构、模块内部芯片及其与基板的互连方式、各类封装(导热、填充、绝缘)的选择、植被的工艺流程的国内许多问题,使系统中各种元器件之间互连所产生的不利寄生参数少到最小,功率点楼的热量更易于向外散发,其间更能耐受环境应力的冲击,具有更大的电流承载能力,产品的整体性能、可能性、功率密度得到提高,满足功率管理、电源管理、功率控制系统应用的需求。

2 功率模块封装结构

功率模块的封装外形各式各样,新的封装形式日新月异,一般按管芯或芯片的组装工艺及安装固定方法的不同,主要分为压接结构、焊接结构、直接敷铜DBC基板结构,所采用的封装形式多为平面型以及,存在难以将功率芯片、控制芯片等多个不同工艺芯片平面型安装在同一基板上的问题。为开发高性能的产品,以混合IC封装技术为基础的多芯片模块MCM封装成为目前主流发展趋势,即重视工艺技术研究,更关注产品类型开发,不仅可将几个各类芯片安装在同一基板上,而且采用埋置、有源基板、叠层、嵌入式封装,在三维空间内将多个不同工艺的芯片互连,构成完整功能的模块。

压接式结构延用平板型或螺栓型封装的管芯压接互连技术,点接触靠内外部施加压力实现,解决热疲劳稳定性问题,可制作大电流、高集成度的功率模块,但对管芯、压块、底板等零部件平整度要求很高,否则不仅将增大模块的接触热阻,而且会损伤芯片,严重时芯片会撕裂,结构复杂、成本高、比较笨重,多用于晶闸管功率模块。焊接结构采用引线键合技术为主导的互连工艺,包括焊料凸点互连、金属柱互连平行板方式、凹陷阵列互连、沉积金属膜互连等技术,解决寄生参数、散热、可靠性问题,目前已提出多种实用技术方案。例如,合理结构和电路设计二次组装已封装元器件构成模块;或者功率电路采用芯片,控制、驱动电路采用已封装器件,构成高性能模块;多芯片组件构成功率智能模块。DBC基板结构便于将微电子控制芯片与高压大电流执行芯片密封在同一模块之中,可缩短或减少内部引线,具备更好的热疲劳稳定性和很高的封装集成度,DBC通道、整体引脚技术的应用有助于MCM的封装,整体引脚无需额外进行引脚焊接,基板上有更大的有效面积、更高的载流能力,整体引脚可在基板的所有四边实现,成为MCM功率半导体器件封装的重要手段,并为模块智能化创造了工艺条件。

MCM封装解决两种或多种不同工艺所生产的芯片安装、大电流布线、电热隔离等技术问题,对生产工艺和设备的要求很高。MCM外形有侧向引脚封装、向上引脚封装、向下引脚封装等方案。简而言之,侧向引脚封装基本结构为D BC多层架构,D BC板带有通道与整体引脚,可阀框架焊于其上,引线键合后,焊上金属盖完成封装。向上引脚封装基本结构也采用多层DBC,上层DBC 边缘留有开孔,引脚直接键合在下层D BC板上,可阀框架焊于其上,引线键合后,焊上金属盖完成封装。向下引脚封装为单层DBC结构,铜引脚通过DBC基板预留通孔,直接键合在上层导体铜箔的背面,可阀框架焊于其上,引线键合、焊上金属盖完成封装。

综观功率模块研发动态,早已突破最初定义是将两个或两个以上的功率半导体芯片(各类晶闸管、整流二极管、功率复合晶体管、功率MOSFET、绝缘栅双极型晶体管等),按一定电路互连,用弹性硅凝胶、环氧树脂等保护材料密封在一个绝缘外壳内,并与导热底板绝缘的概念,迈向将器件芯片与控制、驱动、过压过流及过热与欠压保护等电路芯片相结合,密封在同一绝缘外壳内的智能化功率模块时代。

3 智能功率模块IP M

IPM是一种有代表性的混合I C封装,将包含功率器件、驱动、保护和控制电路的多个芯片,通过焊丝或铜带连接,封装在同一外壳内构成具有部分或完整功能的、相对独立的功率模块。用IGBT单元构成的功率模块在智能化方面发展最为迅速,又称为IGBT-IPM,KW级小功率IPM可采用多层环氧树脂粘合绝缘PCB技术,大中功率IPM则采用D BC多芯片技术,I GBT和续流二极管反并联组成基本单元并联,也可以是两个基本单元组成的二单元以及多单元并联,典型组合方式还有六单元或七单元结构,内部引线键合互连,实现轻、小、超薄型IPM、内表面绝缘智能功率模块I2PM、程控绝缘智能功率模块PI-IPM,品种系列丰富,应用设计简洁。此外,开发出将晶闸管主电路与移相触发系统以及保护电路共同封装在一个塑料外壳内构成的智能晶闸管模块ITPM。

4 功率电子模块PEBB

PEBB是一种针对分布式电源系列进行划分和构造的新的模块化概念,根据系统层面对电路合理细化,抽取出具有相同功能或相似特征的部分,制成通用模块PEBB,作为功率电子系统的基础部件,系统中全部或大部分的功率变换功能可用相同的P EBB完成。

PEBB采用多层叠装三维立体封装与表面贴装技术,所有待封装器件均以芯片形式进入模块,模块在系统架构下标准化,最底层为散热器,其次是3个相同的PEBB相桥臂组成的三相整流桥,再上面是驱动电路,顶层是传感器信号调节电路。P EBB的应用方便灵活,可靠性高,维护性好。

5 集成功率电子模块IP EM

IPEM研发的主要内容涉及适用于模块内部的,具有通用性的主电路、控制、驱动、保护、电源等电路及无源元件技术,通过多层互连和高集成度混合IC封装,全部电路和元器件一体化封装,形成通用性标准化的IPEM,易于构成各种不同的应用系统。在IP EM制造中,采用陶瓷基板多芯片模块MCM-C技术,将信息传输、控制与功率器件等多层面进行互连,所有的无源元件都是以埋层方面掩埋在基板中,完全取消常规模块封装中的铝丝键合互连工艺,采用三维立体组装,增加散热。IP EM克服了IPM内部因各功率器件与控制电路用焊丝连接不同芯片造成的焊丝引入的线电感与焊丝焊点的可靠性限制IPM进一步发展的瓶颈。IPEM不采用焊丝互连,增强其可靠

性,大大降低电路接线电感,提高系统

效率。

6 i POWIR

i POW IR是一种较有代表性的多芯片模块,它将功率器件、控制用IC、脉宽调制IC以及一些无源元件按照电源设计的需求,采用焊球阵列BGA封装技术,组装在同一外壳中,在生产中作为大开关电源形式完成测试。i POW IR可简化电源设计,减少外围元件数量,压缩占用电路板面积,并在性能上有较大提高,以更低的成本来实现与功能齐备的电源产品相当的可靠性。例如,一种双路i POW IR可产生每路1.5A的电流输出,其输出组合在一起,便可获得30A的输出,可靠性大为提高。i POW IR的进一步发展,被认为是DC/D C变换的未来。开发出一系列专用的i MOTION、i NTERO集成功率模块,用以促进中小功率电机驱动的小型化、集成化、高性能、高可靠、专业化,应用场合包括家电中的冰箱、洗衣机、空调等。

7 功率模块封装技术

功率模块的研发在很大程度上取决于功率器件和混合IC封装技术的新进展。"皮之不存,毛将焉附"。它既是芯片制造技术的延伸扩展,也是封装生产多元化纵深拓展的新领域,所研发的关键技术包括DBC基板、互连工艺、封装材料、热设计等。

7.1 AIN-DBC封装基板

国际上,各种规格的A IN-DBC封装基板可大批量商品化供货,国内小批量供货远无法满足需求。AIN-DBC具有A IN陶瓷的高热导性,又具备Cu箔的高导电特性,并可像PCB板一样,在其表面刻蚀出所需的各种图形,用于功率器件与模块封装中,表1示出几种封装用陶瓷基板的性能比较。在A IN-DBC电子封装基板的制备中,有效地控制Cu箔与AIN陶瓷基片界面上Cu-O共晶液相的产生、分布及降温过程的固化是其工艺的重点,这些因素都与体系中的氧成分有着密切的关系,表2示出目前较常用的A IN基片金属化技术及其基板比较,Cu箔、A IN基片在预氧化时都要控制氧化的温度及时间,使其表面形成的A12O3薄层厚度达1μm,两者间过渡层的结构与成分对A IN-DBC基板的导热性及结合强度影响极大,加热敷接过程中温度、时间及气氛的控制都将对最终界面产物的结构及形态产生影响,可将0.125~0.7mm厚的Cu箔覆合在A IN基片上,各类芯片可直接附着在此基板上。在封装应用中,前后导通可通过敷接Cu箔之前在A IN基片上钻孔实现,或采用微导孔、引脚直接键合针柱通道、金属柱互连等技术,实现密封连接。A IN基片在基板与封装一体化以及降低封装成本、增加布线密度、提高可靠性等方面均有优势,例如,AIN-DBC基板的焊接式模块与普通焊接模块相比,体积小、重量轻、热疲劳稳定性好、密封功率器件的集成度更高。

7.2 键合互连工艺

芯片安装与引线键合互连是封装中的关键工序,功率器件管芯采用共晶键合或合金焊料焊接安装芯片,引线互连多采用铝丝键合技术,工艺简单、成本低,但存在键合点面积小(传热性差)、寄生电感大、铝丝载流量有限、各铝丝问电流分布不均匀、高频电流在引线中形成的机械应力易使其焊点撕裂或脱落等诸多问题,倒装芯片焊球阵列凸点互连的发展改变了这一状态。

焊料凸点互连可省略芯片与基板间的引线,起电连接作用的焊点路径短、接触面积大、寄生电感/电容小、封装密度高,表3示出不同互连工艺下的寄生参数比较。以沉积金属膜为基础的互连工艺在各类基板或介质中埋置芯片,顶层再贴装表贴元件及芯片来实现三维封装,蒸镀或溅射的金属膜与芯片电极相连,构成电路图形,并连至其他电路,能增大芯片的有效三维散热面积,总体上有薄膜覆盖和嵌入式封装技术方案之分,前者可制作耐压等级高、电流大、高效散热的功率模块;后者可大大缩小模块体积,提高功率密度。

7.3 封装外壳

功率模块的封装外壳是根据其所用的不同材料和品种结构形式来研发的,常用散热性好的金属封装外壳、塑料封装外壳,按最终产品的电性能、热性能、应用场合、成本,设计选定其总体布局、封装形式、结构尺寸、材料及生产工艺。例如,DBC基板侧向、向上、向下引脚封装均采用腔体插入式金属外壳,由浴盆形状框架腔体和金属盖板构成,平行缝焊封接密封封装。为提高塑封功率模块外观质量,抑制外壳变形,选取收缩率小、耐击穿电压高,有良好工作及软化温度的外壳材料,并灌封硅凝胶保护。新型的金属基复合材料铝碳化硅、高硅铝合金也是重要的功率模块用封装外壳材料。

功率模块内部结构设计、布件与布线、热设计、分布电感量的控制、装配模具、可靠性试验工程、质量保证体系等的彼此和谐发展,促进封装技术更好地满足功率半导体器件的模块化和系统集成化的需求。

8 结束语

PIC集中体现了SoC技术优势,功率、高压、大电流器件通常采用纵向导电结构,因制作工艺极为不同而难以完成单片集成。在一定技术条件下,混合IC封装却有更好的技术性能与较低成本,并具备良好的可实现性,在信息电子中有很多成功之例,如微处理器内核与高速缓存封装构成奔腾处理器。功率模块采用混合IC技术方案,同样可达到集成的目的,封装是最为关键的内核,较好地解决不同工艺的器件芯片间的电路组合、高电压隔离、分布参数、电磁兼容、功率器件散热等技术问题,针对实际生产中的技术与工艺难点进行包装,现以中功率IPM、DC/DC模块为主流,进一步向大功率发展。

功率模块封装结构及其技术

功率模块封装结构及其技术 摘要:本文从封装角度评估功率电子系统集成的重要性。文中概述了多种功率模块的封装结构形式及主要研发内容。另外还讨论了模块封装技术的一些新进展以及在功率电子系统集成中的地位和作用。 1 引言 功率(电源或电力)半导体器件现有两大集成系列,其一是单片功率或高压集成电路,英文缩略语为PIC或HI VC,电流、电压分别小于10A、700V的智能功率器件/电路采用单片集成的产品日益增多,但受功率高压大电流器件结构及制作工艺的特殊性,弹片集成的功率/高压电路产品能够处理的功率尚不足够大,一般适用于数十瓦的电子电路的集成;另一类是将功率器件、控制电路、驱动电路、接口电路、保护电路等芯片封装一体化,内部引线键合互连形成部分或完整功能的功率模块或系统功率集成,其结构包括多芯片混合IC封装以及智能功率模块IPM、功率电子模块PEBb、集成功率电子模块等。功率模块以为电子、功率电子、封装等技术为基础,按照最优化电路拓扑与系统结构原则,形成可以组合和更换的标准单元,解决模块的封装结构、模块内部芯片及其与基板的互连方式、各类封装(导热、填充、绝缘)的选择、植被的工艺流程的国内许多问题,使系统中各种元器件之间互连所产生的不利寄生参数少到最小,功率点楼的热量更易于向外散发,其间更能耐受环境应力的冲击,具有更大的电流承载能力,产品的整体性能、可能性、功率密度得到提高,满足功率管理、电源管理、功率控制系统应用的需求。 2 功率模块封装结构 功率模块的封装外形各式各样,新的封装形式日新月异,一般按管芯或芯片的组装工艺及安装固定方法的不同,主要分为压接结构、焊接结构、直接敷铜DBC基板结构,所采用的封装形式多为平面型以及,存在难以将功率芯片、控制芯片等多个不同工艺芯片平面型安装在同一基板上的问题。为开发高性能的产品,以混合IC封装技术为基础的多芯片模块MCM封装成为目前主流发展趋势,即重视工艺技术研究,更关注产品类型开发,不仅可将几个各类芯片安装在同一基板上,而且采用埋置、有源基板、叠层、嵌入式封装,在三维空间内将多个不同工艺的芯片互连,构成完整功能的模块。 压接式结构延用平板型或螺栓型封装的管芯压接互连技术,点接触靠内外部施加压力实现,解决热疲劳稳定性问题,可制作大电流、高集成度的功率模块,但对管芯、压块、底板等零部件平整度要求很高,否则不仅将增大模块的接触热阻,而且会损伤芯片,严重时芯片会撕裂,结构复杂、成本高、比较笨重,多用于晶闸管功率模块。焊接结构采用引线键合技术为主导的互连工艺,包括焊料凸点互连、金属柱互连平行板方式、凹陷阵列互连、沉积金属膜互连等技术,解决寄生参数、散热、可靠性问题,目前已提出多种实用技术方案。例如,合理结构和电路设计二次组装已封装元器件构成模块;或者功率电路采用芯片,控制、驱动电路采用已封装器件,构成高性能模块;多芯片组件构成功率智能模块。DBC基板结构便于将微电子控制芯片与高压大电流执行芯片密封在同一模块之中,可缩短或减少内部引线,具备更好的热疲劳稳定性和很高的封装集成度,DBC通道、整体引脚技术的应用有助于MCM的封装,整体引脚无需额外进行引脚焊接,基板上有更大的有效面积、更高的载流能力,整体引脚可在基板的所有四边实现,成为MCM功率半导体器件封装的重要手段,并为模块智能化创造了工艺条件。

(最新整理)功率模块封装结构及其技术

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功率模块封装结构及其技术 摘要:本文从封装角度评估功率电子系统集成的重要性。文中概述了多种功率模块的封装结构形式及主要研发内容。另外还讨论了模块封装技术的一些新进展以及在功率电子系统集成中的地位和作用。 1 引言 功率(电源或电力)半导体器件现有两大集成系列,其一是单片功率或高压集成电路,英文缩略语为PIC或HIVC,电流、电压分别小于10A、700V的智能功率器件/电路采用单片集成的产品日益增多,但受功率高压大电流器件结构及制作工艺的特殊性,弹片集成的功率/高压电路产品能够处理的功率尚不足够大,一般适用于数十瓦的电子电路的集成;另一类是将功率器件、控制电路、驱动电路、接口电路、保护电路等芯片封装一体化,内部引线键合互连形成部分或完整功能的功率模块或系统功率集成,其结构包括多芯片混合IC封装以及智能功率模块IPM、功率电子模块PEBb、集成功率电子模块等。功率模块以为电子、功率电子、封装等技术为基础,按照最优化电路拓扑与系统结构原则,形成可以组合和更换的标准单元,解决模块的封装结构、模块内部芯片及其与基板的互连方式、各类封装(导热、填充、绝缘)的选择、植被的工艺流程的国内许多问题,使系统中各种元器件之间互连所产生的不利寄生参数少到最小,功率点楼的热量更易于向外散发,其间更能耐受环境应力的冲击,具有更大的电流承载能力,产品的整体性能、可能性、功率密度得到提高,满足功率管理、电源管理、功率控制系统应用的需求。 2 功率模块封装结构 功率模块的封装外形各式各样,新的封装形式日新月异,一般按管芯或芯片的组装工艺及安装固定方法的不同,主要分为压接结构、焊接结构、直接敷铜DBC基板结构,所采用的封装形式多为平面型以及,存在难以将功率芯片、控制芯片等多个不同工艺芯片平面型安装在同一基板上的问题。为开发高性能的产品,以混合IC封装技术为基础的多芯片模块MCM封装成为目前主流发展趋势,即重视工艺技术研究,更关注产品类型开发,不仅可将几个各类芯片安装在同一基板上,而且采用埋置、有源基板、叠层、嵌入式封装,在三维空间内将多个不同工艺的芯片互连,构成完整功能的模块. 压接式结构延用平板型或螺栓型封装的管芯压接互连技术,点接触靠内外部施加压力实现,解决热疲劳稳定性问题,可制作大电流、高集成度的功率模块,但对管芯、压块、底板等零部件平整度要求很高,否则不仅将增大模块的接触热阻,而且会损伤芯片,严重时芯片会撕裂,结构复杂、成本高、比较笨重,多用于晶闸管功率模块。焊接结构采用引线键合技术为主导的互连工艺,包括焊料凸点互连、金属柱互连平行板方式、凹陷阵列互连、沉积金属膜互连等技术,解决寄生参数、散热、可靠性问题,目前已提出多种实用技术方案。例如,合理结构和电路设计二次组装已封装元器件构成模块;或者功率电路采用芯片,控制、驱动电路采用已封装器件,构成高性能模块;多芯片组件构成功率智能模块。 DBC基板结构便于将微电子控制芯片与高压大电流执行芯片密封在同一模块之中,可缩短或减少内部引线,具备更好的热疲劳稳定性和很高的封装集成度,DBC通道、整体引脚技术的应用有助于MCM的封装,整体引脚无需额外进行引脚焊接,基板上有更大的有效面积、更高的载流能力,整体引脚可在基板的所有四边实现,成为MCM功率半导体器件封装的重要手段,并为模块智能化创造了工艺条件.

半导体集成电路封装技术试题汇总(李可为版)

半导体集成电路封装技术试题汇总 第一章集成电路芯片封装技术 1. (P1)封装概念:狭义:集成电路芯片封装是利用(膜技术)及(微细加工技术),将芯片及其他要素在框架或基板上布置、粘贴固定及连接,引出接线端子并通过可塑性绝缘介质灌封固定,构成整体结构的工艺。 广义:将封装体与基板连接固定,装配成完整的系统或电子设备,并确保整个系统综合性能的工程。 2.集成电路封装的目的:在于保护芯片不受或者少受外界环境的影响,并为之提供一个良好的工作条件,以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能:①传递电能,②传递电路信号,③提供散热途径,④结构保护与支持。 4.在选择具体的封装形式时主要考虑四种主要设计参数:性能,尺寸,重量,可靠性和成本目标。 5.封装工程的技术的技术层次? 第一层次,又称为芯片层次的封装,是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺,使之成为易于取放输送,并可与下一层次的组装进行连接的模块元件。第二层次,将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次,将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次,将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类?

按照封装中组合集成电路芯片的数目,芯片封装可分为:单芯片封装与多芯片封装两大类,按照密封的材料区分,可分为高分子材料和陶瓷为主的种类,按照器件与电路板互连方式,封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分,封装元器件有单边引脚,双边引脚,四边引脚,底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装,双边引脚元器件有双列式封装小型化封装,四边引脚有四边扁平封装,底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面? 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求:1小型化2适应高发热3集成度提高,同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词: SIP :单列式封装 SQP:小型化封装 MCP:金属鑵式封装 DIP:双列式封装 CSP:芯片尺寸封装 QFP:四边扁平封装 PGA:点阵式封装 BGA:球栅阵列式封装 LCCC:无引线陶瓷芯片载体 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分,用塑料封装之前的工艺步骤成为前段操作,在成型之后的工艺步骤成为后段操作

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以

0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热,再将框架置于压模机上的构装模上,再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开,并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状,以便于装置于

半导体封装方式

半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后,还要进行一系列操作,如后固化(Post Mold Cure)、切筋和成型 (Trim&Form)、电镀(Plating)以及打印等工艺。典型的封装工艺流程为: 划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接,操作方便。 2. 芯片面积与封装面积之间的比值较大,故体积也较大。 二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小,管脚很细,一般大规模或超大型集 成电路都采用这种封装形式,其引脚数一般在100个以上。用这种形式 封装的芯片必须采用SMD(表面安装设备技术)将芯片与主板焊接起来。 采用SMD安装的芯片不必在主板上打孔,一般在主板表面上有设计好 的相应管脚的焊点。将芯片各脚对准相应的焊点,即可实现与主板的焊 接。用这种方法焊上去的芯片,如果不用专用工具是很难拆卸下来的。 PFP(Plastic Flat Package)方式封装的芯片与QFP方式基本相同。唯一的 区别是QFP一般为正方形,而PFP既可以是正方形,也可以是长方形。 QFP/PFP封装具有以下特点: 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便,可靠性高。 4.芯片面积与封装面积之间的比值较小。 三、PGA插针网格阵列封装 一种名为ZIF的CPU插座,专门用来满足PGA封装的CPU在安装和 拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便,可靠性高。 2. 可适应更高的频率。

功率模块封装工艺

功率模块封装工艺 摘要:本文从封装角度评估功率电子系统集成的重要性。文中概述了多种功率模块的封装结构形式及主要研发内容。另外还讨论了模块封装技术的一些新进展以及在功率电子系统集成中的地位和作用。 1 引言 功率(电源或电力)半导体器件现有两大集成系列,其一是单片功率或高压集成电路,英文缩略语为PIC或HI VC,电流、电压分别小于10A、700V的智能功率器件/电路采用单片集成的产品日益增多,但受功率高压大电流器件结构及制作工艺的特殊性,弹片集成的功率/高压电路产品能够处理的功率尚不足够大,一般适用于数十瓦的电子电路的集成;另一类是将功率器件、控制电路、驱动电路、接口电路、保护电路等芯片封装一体化,内部引线键合互连形成部分或完整功能的功率模块或系统功率集成,其结构包括多芯片混合IC封装以及智能功率模块IPM、功率电子模块PEBb、集成功率电子模块等。功率模块以为电子、功率电子、封装等技术为基础,按照最优化电路拓扑与系统结构原则,形成可以组合和更换的标准单元,解决模块的封装结构、模块内部芯片及其与基板的互连方式、各类封装(导热、填充、绝缘)的选择、植被的工艺流程的国内许多问题,使系统中各种元器件之间互连所产生的不利寄生参数少到最小,功率点楼的热量更易于向外散发,其间更能耐受环境应力的冲击,具有更大的电流承载能力,产品的整体性能、可能性、功率密度得到提高,满足功率管理、电源管理、功率控制系统应用的需求。 2 功率模块封装结构 功率模块的封装外形各式各样,新的封装形式日新月异,一般按管芯或芯片的组装工艺及安装固定方法的不同,主要分为压接结构、焊接结构、直接敷铜DBC基板结构,所采用的封装形式多为平面型以及,存在难以将功率芯片、控制芯片等多个不同工艺芯片平面型安装在同一基板上的问题。为开发高性能的产品,以混合IC封装技术为基础的多芯片模块MCM封装成为目前主流发展趋势,即重视工艺技术研究,更关注产品类型开发,不仅可将几个各类芯片安装在同一基板上,而且采用埋置、有源基板、叠层、嵌入式封装,在三维空间内将多个不同工艺的芯片互连,构成完整功能的模块。 压接式结构延用平板型或螺栓型封装的管芯压接互连技术,点接触靠内外部施加压力实现,解决热疲劳稳定性问题,可制作大电流、高集成度的功率模块,但对管芯、压块、底板等零部件平整度要求很高,否则不仅将增大模块的接触热阻,而且会损伤芯片,严重时芯片会撕裂,结构复杂、成本高、比较笨重,多用于晶闸管功率模块。焊接结构采用引线键合技术为主导的互连工艺,包括焊料凸点互连、金属柱互连平行板方式、凹陷阵列互连、沉积金属膜互连等技术,解决寄生参数、散热、可靠性问题,目前已提出多种实用技术方案。例如,合理结构和电路设计二次组装已封装元器件构成模块;或者功率电路采用芯片,控制、驱动电路采用已封装器件,构成高性能模块;多芯片组件构成功率智能模块。DBC基板结构便于将微电子控制芯片与高压大电流执行芯片密封在同一模块之中,可缩短或减少内部引线,具备更好的热疲劳稳定性和很高的封装集成度,DBC通道、整体引脚技术的应用有助于MCM的封装,整体引脚无需额外进行引脚焊接,基板上有更大的有效面积、更高的载流能力,整体引脚可在基板的所有四边实现,成为MCM功率半导体器件封装的重要手段,并为模块智能化创造了工艺条件。

半导体封装过程wire bond 中 wire loop 的研究及其优化

南京师范大学 电气与自动化科学学院 毕业设计(论文) 半导体封装过程wire bond中wire loop的研究及其优化 专业机电一体化 班级学号22010439 学生姓名刘晶炎 单位指导教师储焱 学校指导教师张朝晖 评阅教师 2005年5月30日

摘要 在半导体封装过程中,IC芯片与外部电路的连接一段使用金线(金线的直径非常小0.8--2.0 mils)来完成,金线wire bond过程中可以通过控制不同的参数来形成不同的loop形状,除了金线自身的物理强度特性外,不同的loop形状对外力的抵抗能力有差异,而对于wire bond来说,我们希望有一种或几种loop形状的抵抗外力性能出色,这样,不仅在半导体封装的前道,在半导体封装的后道也能提高mold过后的良品率,即有效地抑制wire sweeping, wire open.以及由wire sweeping引起的bond short.因此,我们提出对wire loop的形状进行研究,以期得到一个能够提高wire抗外力能力的途径。 对于wire loop形状的研究,可以解决: (1)金线neck broken的改善。 (2)BPT数值的升高。 (3)抗mold过程中EMC的冲击力加强。 (4)搬运过程中抗冲击力的加强。 关键词:半导体封装,金线,引线焊接,线型。

Abstract During the process of the semiconductor assembly, we use the Au wire to connect the peripheral circuit from the IC. (The diameter of the Au wire is very small .Usually, it’s about 0.8mil~2mil.) And during the Au wire bonding, we can get different loop types from control the different parameters. Besides the physics characteristic of the Au wire, the loop types can also affect the repellence under the outside force. For the process of the wire bond, we hope there are some good loop types so that improve the repellence under the outside force. According to this, it can improve the good device ratio after molding. It not only reduces the wire sweeping and the wire open of Au wires but also avoid the bond short cause by the wire sweeping. Therefore, we do the disquisition about the loop type for getting the way to improve the repellence under outside forces. This disquisition can solve the problem about: (1)Improve the neck broken of Au wire. (2)Heighten the BST data. (3)Enhance the resist force to EMC during the molding process. (4)Decrease the possibility of device broken when it be moved. Keyword: the semiconductor assembly, Au wire, wire bond, wire loop.

LED生产工艺及封装步骤

LED生产工艺及封装步骤 1.工艺: a) 清洗:采用超声波清洗PCB或LED支架,并烘干。 b) 装架:在LED管芯(大圆片)底部电极备上银胶后进行扩张,将扩张后的管芯(大圆片)安置在刺晶台上,在显微镜下用刺晶笔将管芯一个一个安装在PCB或LED支架相应的焊盘上,随后进行烧结使银胶固化。 c)压焊:用铝丝或金丝焊机将电极连接到LED管芯上,以作电流注入的引线。LED直接安装在PCB上的,一般采用铝丝焊机。(制作白光TOP-LED需要金线焊机) d)封装:通过点胶,用环氧将LED管芯和焊线保护起来。在PCB板上点胶,对固化后胶体形状有严格要求,这直接关系到背光源成品的出光亮度。 这道工序还将承担点荧光粉(白光LED)的任务。 e)焊接:如果背光源是采用SMD-LED或其它已封装的LED,则在装配工艺之前,需要将LED焊接到PCB板上。 f)切膜:用冲床模切背光源所需的各种扩散膜、反光膜等。 g)装配:根据图纸要求,将背光源的各种材料手工安装正确的位置。 h)测试:检查背光源光电参数及出光均匀性是否良好。 I)包装:将成品按要求包装、入库。 二、封装工艺 1. LED的封装的任务 是将外引线连接到LED芯片的电极上,同时保护好LED芯片,并且起到提高光取出效率的作用。关键工序有装架、压焊、封装。 2. LED封装形式 LED封装形式可以说是五花八门,主要根据不同的应用场合采用相应的外形尺寸,散热对策和出光效果。LED按封装形式分类有Lamp-LED、TOP-LED、Side-LED、SMD-LED、High-Power-LED等。 3. LED封装工艺流程 4. 封装工艺说明 1.芯片检验 镜检:材料表面是否有机械损伤及麻点麻坑(lockhill) 芯片尺寸及电极大小是否符合工艺要求 电极图案是否完整 2.扩片 由于LED芯片在划片后依然排列紧密间距很小(约0.1mm),不利于后工序的操作。我们采用扩片机对黏结芯片的膜进行扩张,是LED芯片的间距拉伸到约0.6mm。也可以采用手工扩张,但很容易造成芯片掉落浪费等不良问题。 3.点胶 在LED支架的相应位置点上银胶或绝缘胶。(对于GaAs、SiC导电衬底,具有背面电极的红光、黄光、黄绿芯片,采用银胶。对于蓝宝石绝缘衬底的蓝光、绿光LED芯片,采用绝缘胶来固定芯片。) 工艺难点在于点胶量的控制,在胶体高度、点胶位置均有详细的工艺要求。 由于银胶和绝缘胶在贮存和使用均有严格的要求,银胶的醒料、搅拌、使用时间都是工艺上必须注意的事项。 4.备胶

IC半导体封装测试流程

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IC半导体封装测试流程 第1章前言 1.1 半导体芯片封装的目的 半导体芯片封装主要基于以下四个目的[10, 13]: ●防护 ●支撑 ●连接 ●可靠性 图1-1 TSOP封装的剖面结构图 Figure 1-1 TSOP Package Cross-section 第一,保护:半导体芯片的生产车间都有非常严格的生产条件控制,恒定的温度(230±3℃)、恒定的湿度(50±10%)、严格的空气尘埃颗粒度控制(一般介于1K到10K)及严格的静电保护措施,裸露的装芯片只有在这种严格的环境控制下才不会失效。但是,我们所生活的周围环境完全不可能具备这种条件,低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%,如果是汽车产品,其工作温度可能高达120℃以上,为了要保护芯片,所以我们需要封装。 第二,支撑:支撑有两个作用,一是支撑芯片,将芯片固定好便于电路的连接,二是封装完成以后,形成一定的外形以支撑整个器件、使得整个器件不易损坏。 第三,连接:连接的作用是将芯片的电极和外界的电路连通。

引脚用于和外界电路连通,金线则将引脚和芯片的电路连接起来。载片台用于承载芯片,环氧树脂粘合剂用于将芯片粘贴在载片台上,引脚用于支撑整个器件,而塑封体则起到固定及保护作用。 第四,可靠性:任何封装都需要形成一定的可靠性,这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁,需要封装。芯片的工作寿命,主要决于对封装材料和封装工艺的选择。 1.2 半导体芯片封装技术的发展趋势 ● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多 ● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ● 绿色、环保 以下半导体封装技术的发展趋势图[2,3,4,11,12,13]: 图1-2 半导体封装技术发展趋势 Figure 1-2 Assembly Technology Development Trend 小型化

晶圆封装测试工序和半导体制造工艺流程_百度文库(精)

晶圆封装测试工序和半导体制造工艺流程.txt-两个人同时犯了错,站出来承担的那一方叫宽容,另一方欠下的债,早晚都要还。-不爱就不爱,别他妈的说我们合不来。A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。 (4 封胶(mold)

晶圆封装测试工序和半导体制造工艺流程(精)

A.晶圆封装测试工序 一、IC 检测 1.缺陷检查Defect Inspection 2.DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电 路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3.CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC 封装 1.构装( Packaging ) IC 构装依使用材料可分为陶瓷( ceramic )及塑胶( plastic )两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bond)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark)、电镀( plating )及检验( inspection )等。 (1)晶片切割( die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒( die )切割分离。举例来说: 以 0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2)黏晶( die mount / die bond ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶 ( epoxy )粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣( magazine )内,以送至下一制程进行焊线。 (3)焊线( wire bond ) IC 构装制程( Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC ),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架( Pin ),称之为打线,作为与外界电路板连接之用。

_半导体_大规模集成电路工艺流程(精)

引言 随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化,对半导体封装技术要求越来越高。由于封装材料复杂性的不断增加,半导体封装技术也越来越复杂,封装和工艺流程也越来越复杂。 1. (半导体)大规模集成电路封装工艺简介 所谓封装就是指安装半导体集成电路芯片用的外壳,通过芯片上的接点用导线连接到封装外壳的引脚上,这些引脚又通过印刷电路板上的导线与其他器件连接,它起着安装、固定、密封,保护芯片及增强电热性能等方面的作用。 1.1 以焊接技术为基础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层型三维封装结构,即把多个裸芯片 (半导体)大规模集成电路工艺流程 张琦1 韩团军2 1.陕西理工学院机械工程学院;2.陕西理工学院电信系 或多芯片模块(MCM沿Z 轴层层叠装、互连,组成三维封装结构。叠层型三维封装的优点是工艺相对简单,成本相对较低,关键是解决各层间的垂直互连问题。根据集成功率模块的特殊性,主要利用焊接工艺将焊料凸点、金属柱等焊接在芯片的电极引出端,并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连(SolderBall Interconnect和金属柱互连平行板结构(Metal Posts Interconnected Parallel PlateStructures--MPIPPS 等。

1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构,即在各类基板或介质中埋置裸芯片,顶层再贴装表贴元件及芯片来实现三维封装结构。其特点是蒸镀或溅射的金属膜不仅与芯片的电极相连,而且可以构成电路图形,并连至其他电路。其最大优点是能大大减少焊点,缩短引线间距,进而减小寄生参数。另外,这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积,热量耗散可以沿模块的各个方向流动,有利于进一步提高集成模块的功率密度,以沉积金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。 2. (半导体)大规模集成电路封装工艺流程 2.1 (半导体大规模集成电路封装前道工程 TAPE MOUNT →SAWING →DIE ATTACH →WIRE BOND T A P E M O U N T 工程是半导体ASSEMBLY 工程中的第一道工序,其目的在于将要加工的WAFER 固定,便于自动化加工。过程实质是用T AP E 从背面将WAFER 固定在RING 上。 现在所用的TAPE 成卷筒状,一面有黏性,通常使用的TAPE 为蓝色,具有弹性,呈半透明状。通常使用的TAPE 缺点 是随时间的增加黏性逐渐增大,一般在2~3天内加工完毕对产品没有影响。TAPE MOUNT 完成后要求在TAPE 与WAFER 间粘贴平整,如果背面存在气泡,在SAWING 时切割好的DIE 会脱离TAPE 翘起,将切割好的BLADE 损坏,同时也损坏了DIE 。因此T/M后应检查背面的粘合情况,如有少数气泡,可用指甲背面轻轻将气泡压平,若压不平,可用刀片将TAPE 划破一点,放出气泡中的空气,然后压平。气泡面积不能大于DIE 面积的1/4。 S A W I N G 工程是将W A F E R 上的CHIP 分离的过程,T/M完毕的WAFER 送至SAWING 工程,按照FAB 时形成的SCRIBE LINE 进行切割,将连在一起的CHIP 分开,形成每片IC 的核心。

半导体封装测试精.doc

半导体封装测试 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。半导体封装测试是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。 目录 封装过程为:来自晶圆前道工艺的晶圆通过划片工艺后,被切割为小的晶片(Die),然后将切割好的晶片用胶水贴装到相应的基板(引线框架)架的小岛上,再利用超细的金属(金、锡、铜、铝)导线或者导电性树脂将晶片的接合焊盘(Bond Pad)连接到基板的相应引脚(Lead),并构成所要求的电路;然后再对独立的晶片用塑料外壳加以封装保护,塑封之后,还要进行一系列操作,如后固化(Post Mold Cure)、切筋和成型 (Trim&Form)、电镀(Plating)以及打印等工艺。封装完成后进行成品测试,通常经过入检(Incoming)、测试(Test)和包装(Packing)等工序,最后入库出货。典型的封装工艺流程为:划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。

半导体器件有许多封装形式,按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA 到CSP再到SIP,技术指标一代比一代先进。总体说来,半导体封装经历了三次重大革新:第一次是在上世纪80年代从引脚插入式封装到表面贴片封装,它极大地提高了印刷电路板上的组装密度;第二次是在上世纪90年代球型矩阵封装的出现,满足了市场对高引脚的需求,改善了半导体器件的性能;芯片级封装、系统封装等是现在第三次革新的产物,其目的就是将封装面积减到最小。 芯片级封装CSP 几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍,但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平,所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。就目前来看,人们对芯片级封装还没有一个统一的定义,有的公司将封装本体面积与芯片面积之比小于2的定为CSP,而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。目前开发应用最为广泛的是FBGA和QFN等,主要用于内存和逻辑器件。就目前来看,CSP的引脚数还不可能太多,从几十到一百多。这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。 CSP封装具有以下特点:解决了IC裸芯片不能进行交流参数测试和老化筛选的问题;封装面积缩小到BGA的1/4至1/10;延迟时间缩到极短;CSP封装的内存颗粒不仅可以通过PCB板散热,还可以从背面散热,且散热效率良好。就封装形式而言,它属于已有封装形式的派生品,因此可直接按照现有封装形式分为四类:框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。 多芯片模块MCM 20世纪80年代初发源于美国,为解决单一芯片封装集成度低和功能不够完善的问题,把多个高集成度、高性能、高可靠性的芯片,在高密度多层互联基板上组成多种多样的电子模块系统,从而出现多芯片模块系统。

封装工艺流程

阐述LED产品封装工艺流程 固晶站原材料准备》检查支架》清理模条》模条预热》发放支架》点胶》扩晶》固晶》固晶烤检》烘烤 焊线站焊线》焊线全检》点莹光粉》烘烤 封胶站胶水,模条准备》灌胶》支架沾胶》插支架》短烤》离模》长烤 后测一切》测试》外观》品检二切》品检》包装》入库 一、生产工艺 a) 清洗:采用超声波清洗PCB或LED支架,并烘干。 b) 装架:在LED管芯(大圆片)底部电极备上银胶后进行扩张,将扩张后的管芯(大圆片)安置在刺晶台上,在显微镜下用刺晶笔将管芯一个一个安装在PCB 或LED支架相应的焊盘上,随后进行烧结使银胶固化。 c)压焊:用铝丝或金丝焊机将电极连接到LED管芯上,以作电流注入的引线。LED 直接安装在PCB上的,一般采用铝丝焊机。(制作白光TOP-LED需要金线焊机) d)封装:通过点胶,用环氧将LED管芯和焊线保护起来。在PCB板上点胶,对固化后胶体形状有严格要求,这直接关系到背光源成品的出光亮度。这道工序还将承担点荧光粉(白光LED)的任务。 e)焊接:如果背光源是采用SMD-LED或其它已封装的LED,则在装配工艺之前,需要将LED焊接到PCB板上。 f)切膜:用冲床模切背光源所需的各种扩散膜、反光膜等。 g)装配:根据图纸要求,将背光源的各种材料手工安装正确的位置。 h)测试:检查背光源光电参数及出光均匀性是否良好。 i)包装:将成品按要求包装、入库。 二、封装工艺 1. LED的封装的任务是将外引线连接到LED芯片的电极上,同时保护好LED芯片,并且起到提高光取出效率的作用。关键工序有装架、压焊、封装。 2. LED封装形式 LED封装形式可以说是五花八门,主要根据不同的应用场合采用相应的外形尺寸,散热对策和出光效果。LED按封装形式分类有Lamp-LED、TOP-LED、Side-LED、SMD-LED、High-Power-LED等。 3. LED封装工艺流程 三.封装工艺说明 1.芯片检验镜检:材料表面是否有机械损伤及麻点麻坑(lockhill)芯片尺寸及电极大小是否符合工艺要求,电极图案是否完整。 2.扩片由于LED芯片在划片后依然排列紧密间距很小(约0.1mm),不利于后工序的操作。我们采用扩片机对黏结芯片的膜进行扩张,是LED芯片的间距拉伸到约0.6mm。也可以采用手工扩张,但很容易造成芯片掉落浪费等不良问题。 3.点胶在LED支架的相应位置点上银胶或绝缘胶。(对于GaAs、SiC 导电衬底,具有背面电极的红光、黄光、黄绿芯片,采用银胶。对于蓝宝石绝缘衬底的蓝光、绿光LED芯片,采用绝缘胶来固定芯片。)工艺难点在于点胶量

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