北京邮电大学数电实验——打地鼠

2015-2016学年第一学期

数字电路实验报告

实验名称：打地鼠实验

学院：信息与通信工程学院专业：电子信息工程班级：

班内序号：

学号：

姓名：

时游戏结束，点阵显示字符“V ”。

3、用两个数码管对整个游戏进行倒计时，当游戏时间超过59 秒而成绩未达到10 分时，游戏失败，点阵显示字符“X ”。

4、按复位键重新开始游戏，并开始倒计时。

二、系统设计

1.设计思路

用8*8双色点阵显示游戏界面，其中游戏边

界使用6*6,红色LED 灯表示地鼠出现，4*4键盘对应锤子，两个数码管显示游戏倒计时，两个数码管显示分数，当游戏成绩达到十分时游戏结束，点阵显示“V ”，当游戏时间超过59秒而成绩未达到10分时，游戏失败，点阵实现“X ”。

2. 总体框图

是是

否

北京邮电大学数电实验一实验报告

北京邮电大学数字电路与逻辑设计实验学院：班级：作者：学号：

实验一 Quartus II原理图输入法设计一、实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板三、实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。四、设计思路和过程（1）半加器的设计半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。在数字电路设计中，最基本的方法是不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。 1．列出真值表半加器的真值表见下表。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。

2 该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下函数的逻辑表达式为：SO=AI⊕BI CO=AB 所以，可以用一个两输入异或门和一个两输入与门实现。

北邮数字电路综合实验报告

数字电路综合实验报告简易智能密码锁一、实验课题及任务要求设计并实现一个数字密码锁，密码锁有四位数字密码和一个确认开锁按键，密码输入正确，密码锁打开，密码输入错误进行警示。基本要求： 1、密码设置：通过键盘进行4 位数字密码设定输入,在数码管上显示所输入数字。通过密码设置确定键（BTN 键）进行锁定。 2、开锁：在闭锁状态下，可以输入密码开锁，且每输入一位密码，在数码管上显示“-”，提示已输入密码的位数。输入四位核对密码后，按“开锁”键，若密码正确则系统开锁，若密码错误系统仍然处于闭锁状态，并用蜂鸣器或led 闪烁报警。 3、在开锁状态下，可以通过密码复位键（BTN 键）来清除密码，恢复初始密码“0000”。闭锁状态下不能清除密码。 4、用点阵显示开锁和闭锁状态。提高要求： 1、输入密码数字由右向左依次显示，即：每输入一数字显示在最右边的数码管上,同时将先前输入的所有数字向左移动一位。 2、密码锁的密码位数（4~6 位）可调。

3、自拟其它功能。二、系统设计 2.1系统总体框图 2.2逻辑流程图

2.3MDS图 2.4分块说明程序主要分为6个模块：键盘模块，数码管模块，点阵模块，报警模块，防抖模块，控制模块。以下进行详细介绍。 1.键盘模块本模块主要完成是4×4键盘扫描，然后获取其键值，并对其进行编码，从而进行按键的识别，并将相应的按键值进行显示。键盘扫描的实现过程如下：对于4×4键盘，通常连接为4行、4列，因此要识别按键，只需要知道是哪一行和哪一列即可，为了完成这一识别过程，我们的思想是，首先固定输出高电平，在读入输出的行值时，通常高电平会被低电平拉低，当当前位置为高电平“1”时，没有按键按下，否则，如果读入的4行有一位为低电平，那么对应的该行肯定有一个按键按下，这样便可以获取到按键的行值。同理，获取列值也是如此，先输出4列为高电平，然后在输出4行为低电平，再读入列值，如果其中有哪一位为低电平，那么肯定对应的那一列有按键按下。由此可确定按键位置。

数字电路课程设计打地鼠资料整理

xx科技大学数电课程设计报告仿真设计课程名称:数字电子实验仿真仿真设计项目名称：打地鼠游戏院系：计算机与通信工程专业班级：组长：组员：

打地鼠游戏一、实验仿真目的： 1、掌握时序逻辑电路的一般设计办法。 2、掌握计数器的设计原理和应用。 3、掌握组合逻辑电路的一般设计办法。 4、掌握定时电路的设计和使用。 5、掌握译码显示电路的原理和应用。 6、通过打地鼠游戏的设计，锻炼对数字单元电路的灵活应用和综合设计能力，提高学生综合应用知识的能力和创新能力。二、实验所用的主要元器件：双D触发器74LS74脉冲源计数器2to4译码器

以及若干基础数电元器件 4to16译码器三、实验仿真电路原理总实现图：各模块实现的原理及步骤： A.产生四个指示灯的随机点亮： 1.使用四个计数器并行运行

10进制计数器偶数循环0-2-4-6-8 奇数循环1-3-5-7-9七进制循环 2.通过一个四进制循环来选择这四个计数器的当时时刻的数字，，如图，四进制循环接上74HC139N。 3.选择数字使用D触发器做了一个并入并处的移位寄存器，将四个计数器产生的数字的二进制送入寄存器中，

上图即使实现选择四个计数器数字 4.实现灯的随机点亮将上图选择的二进制数字接入74HC154W4to10的译码器中，将使输出端1到10管脚有效，使（210）、（39）、（48）、（57）分别使能一个灯。 B.打地鼠开关的设计使用的是可复位的开关，把开关和灯同接一个与门，同时有效则输出高电平。 C.实现打地鼠记分功能

把开关的有效电位产生的脉冲接入计数器的CLK端，则实现每次开关和灯同时有效产生的脉冲能被记录。 D.实现每10次暂停电路将四盏灯或接入10进制计数器的CLK端，十次满之后RCO输出高电平，使用其使能四进制计数器的CLR端，实现功能。 E.时钟模块电路的设计电路接通电源的瞬间，由于电容C1来不及充电，Vc=0v，所以555定时器状态为1，输出Vo为高电平。同时，集电极输出端（DIS）对地断开，电源Vcc对电容C1充电，电路进入暂稳态I，此后，电路周而复始地产生周期性的输出脉冲。多谐振荡器两个暂稳态的维持时间取决于RC充、放电回路的参数。震荡频率公式

北邮打地鼠的游戏设计与实现

数电实验报告题目：打地鼠的游戏设计与实现姓名：学号：班级: 学院: 电子工程学院 2015年 11 月 8日

一、任务要求基本要求 1、设计一个挑战反应速度的“打地鼠”游戏，采用用 8×8双色点阵显示游戏界面，其中游戏边界采用绿色 LED 显示，随机出现的地鼠采用红色 LED 显示，游戏有 16个洞穴，如图 1所示。 2、游戏洞穴每次随机出现一个地鼠，每个地鼠的最长保持时间为 2 秒，2 秒后随机出现下一个地鼠。以 4×4键盘的按键代表锤子，16个洞穴与 16个按键一一对应，一旦锤子在 2秒内击中地鼠，地鼠消失，数码管计分器分数加 1分；若锤子一直没有击中地鼠，2秒后该地鼠消失。用两个数码管显示游戏成绩，当游戏成绩达到 10分时游戏结束，点阵显示字符“V”。 3、用两个数码管对整个游戏进行倒计时，当游戏时间超过 59秒而成绩未达到 10分时，游戏失败，点阵显示字符“X”。 4、按复位键重新开始游戏，并开始倒计时。提高要求： 1、增加游戏难关，在边界内每次随机出现两个地鼠，两个地鼠的最长保持时间均为2秒，2 秒后随机出现下两个地鼠，锤子击中一个地

鼠加1分，当游戏成绩达到20分而且游戏时间未超过59秒时，游戏结束，显示字符“V”，否则显示字符“X”。 2、自拟其他功能。二、系统设计设计思路： 1、将该程序进行分模块设计。可以将程序分为：分频模块、随机数产生模块、比较模块、键盘电路、显示模块、计时模块、游戏结束模块。 2、分模块进行相应模块的编写。 3、对编好的模块进行测试。 4、编写主程序并进行调试。总体框图：分块设计：

北京邮电大学数字电路实验报告

北京邮电大学数字电路与逻辑设计实验实验报告实验名称：QuartusII原理图输入法设计与实现学院：北京邮电大学班级：姓名：学号：

一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门实现一个全加器，仿真验证其功能，并能下载到实验板上进行测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输出值s,co ：a 为被加数，b 为加数，ci 为低位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块

北邮数电实验VHDL源代码完整2013年

北邮数电实验VHDL源代码完整版注：北邮信通院数电实验，大二下共四次实验，以下为四次实验的完整代码，仅供参考，希望学弟学妹在抄代码的时候了解每一行代码的含义。知识是自己的。别忘了，北邮的未来靠你们。注意事项：1学校部分电脑打不开07版word文件（后缀docx），建议大家准备一份TXT以防万一 2运行出错时可能是你输入有误，比如中文和英文符号弄错了 3数电实验很简单，但要心细，一定要按老师说的做 4数电实验报告千万不要抄袭，老师判断力很强实验一：半加器老师会给出，全加器是画图，怎么画书上有，不用源代码。实验二：（1）3位二进制数比较器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY comp3 IS PORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); B:IN STD_LOGIC_VECTOR(2 DOWNTO 0); YA,YB,YC:OUT STD_LOGIC); END comp3; ARCHITECTURE behave OF comp3 IS BEGIN PROCESS(A,B) BEGIN IF(A>B)THEN Y A<='1';YB<='0';YC<='0'; ELSIF(A

END IF; END PROCESS; END behave; （2）4选1数据选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY mux4 IS PORT(A:IN STD_LOGIC_VECTOR(1 DOWNTO 0); D0,D1,D2,D3:IN STD_LOGIC; Y,YB:OUT STD_LOGIC); END mux4; ARCHITECTURE behave OF mux4 IS BEGIN PROCESS(A,D0,D1,D2,D3) BEGIN CASE A IS WHEN"00"=> Y<=D0;YB <= NOT D0; WHEN"01"=> Y<=D1;YB <= NOT D1; WHEN"10"=> Y<=D2;YB <= NOT D2; WHEN"11"=> Y<=D3;YB <= NOT D3; WHEN OTHERS=> Y<='Z';YB<='Z'; END CASE; END PROCESS; END behave; （3）8421码转换为格雷码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY trans1 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END trans1; ARCHITECTURE trans_gray OF trans1 IS BEGIN B(0)<=A(0)XOR A(1); B(1)<=A(1)XOR A(2); B(2)<=A(2)XOR A(3);

2016年北邮数电实验报告

数字电路与逻辑设计实验报告学院：电子工程学院班级：姓名：学号：班内序号：

目录（一）实验名称及实验任务要求 (1) （二）模块端口说明及连接图 (2) 1.1实验三(3)模块端口说明 (2) 1.2实验三(3)连接图 (2) 2.1实验四模块端口说明 (2) 2.2实验四连接图 (2) （三）原理图或VHDL代码 (3) 1.实验一(2)原理图 (3) 2.实验三(3)VHDL代码 (4) 3.实验四VHDL代码 (7) （四）仿真波形 (10) 1.实验一(2)仿真波形 (10) 2.实验三(3)仿真波形 (11) 3.实验四仿真波形 (11) （五）仿真波形分析 (11) 1.实验一(2)仿真波形分析 (11) 2.实验三(3)仿真波形分析 (11) 3.实验四仿真波形分析 (11) （六）故障及问题分析 (12) （七）总结和结论 (13)

（一）实验名称及实验任务要求实验一名称：QuartusII原理图输入法设计与实现实验任务要求：EDA基础实验1（1）、（2）、（3）必做，选做VHDL 实现加法器。实验二名称：用VHDL设计与实现组合逻辑电路实验任务要求：四人表决器、8421码转格雷码、数码管译码器（下载测试）。实验三名称：用VHDL设计与实现时序逻辑电路实验任务要求：分频器、8421十进制计数器、将分频器/8421十进制计数器/数码管译码器3个电路进行连接并下载。实验四名称：用VHDL设计与实现相关电路实验任务要求：数码管动态扫描控制器、点阵扫描控制器。

（二）模块端口说明及连接图 1.1实验三(3)模块端口说明 cp：时钟信号输入； rst：8421十进制计数器异步置位； c[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 1.2实验三(3)连接图 2.1实验四模块端口说明 cp：时钟信号输入； rst：8421计数器异步复位； lgt[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 2.2实验四连接图

北邮数电实验报告

北京邮电大学实验报告实验名称：数字电路与逻辑设计实验报告学院：信息与通信工程学院班级：姓名：学号：序号：日期：

实验三:用VHDL语言设计与实现逻辑电路一、实验内容 1. 用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验版测试。要求用按键设定输入信号，发光二极管显示输出信号； 2.用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器，仿真验证其功能； 3.将（1），（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。二、模块端口说明及连接图 1.分频器 2. 计数器 clk: 时钟输入信号 clk: 时钟信号输入 clear: 复位信号输入 clear: 复位信号输入 clk_out: 时钟分频后的信号输出 q: 计数器的输出 3.数码管显示 b: 数码管的输入信号 seg: 译码显示输出 onoff: 数码管的输出控制

4.连接图三、实验分析 1.设计思路本实验将之前的分频器和计数器以及数码管显示模块组合起来，实现了单个数码管现显示0~9，每隔0.5s切换一次显示内容。 COMPONENT div_12实现了时钟分频，将50MHz的单片机晶振时钟进行分频，输出频率2HZ占空比50%的方波时钟，以此时钟作为内部时钟驱动计数器。 COMPONENT jishuqi是一个十进制计数器，NUM从“0000”到“1001”循环变化，模为10。计数器的输出传递给数码管译码显示电路。 COMPONENT seg7_1是数码管译码显示电路，将收到的信号NUM译码并控制数码管的段锁存来控制数码管的显示。整体来看，div-12提供了分频后2Hz的时钟，驱动计数器计数，计数的结果作为数码管译码显示模块的输入，根据计数器实时的数进行数码管的显示。综合起来就实现了设计的功能。在进行电路的连接时，可直接在代码中分成三个进程来实现，也可通过为每个模块建立符号，连接电路图来实现。 2. 具体代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpinjishu IS PORT( clear2 :IN STD_LOGIC; clk1:IN STD_LOGIC; b1:OUT STD_LOGIC_VECTOR(6 downto 0); CAT:OUT STD_LOGIC_VECTOR(7 downto 0) );

北邮数电实验报告

北京邮电大学实验报告实验名称：数电电路与逻辑设计实验学院：信息与通信工程学院班级：姓名：学号：班内序号：日期：

一．实验一：Quartus II 原理图输入法设计 1. 实验名称和实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 F=A B C +A B C +A B C + A B C 。 2. 实验原理图及波形图（1）半加器（2）全加器

（3）74LS38 3.仿真波形图分析 (1)半加器：输入为a，b，输出S，CO（进位）。当ab都为0时，半加和s=0，进位端co=0。当ab都为1时，半加和s=0，进位端co=1。当a=1,b=0 或a=0,b=1时，半加和s=1，进位端co=0。 (2)全加器：

输入a，b，输出S，CO（进位），ci（低进位）。当a=0，b=0,ci=0,输出s=0，co=0。当a=0，b=1或a=1，b=0又 ci=0,输出s=1，co=0。当a=0，b=0,ci=1,输出s=1，co=0。 (3)74LS138 输入A,B,C,输出为3。四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。二．实验二：用 VHDL 设计与实现组合逻辑电路 1.实验名称和实验任务要求 (1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。要求用拨码开关设定输入信号，7段数码管显示输出信号。 (2) 用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3) 用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 2．实验代码及波形图（1）共阴极7段数码管译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GUAN IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END GUAN; ARCHITECTURE encoder_arch OF GUAN IS BEGIN PROCESS(A) BEGIN C<="011111"; CASE A IS WHEN"0000"=> B<="1111110";--0 WHEN"0001"=> B<="0110000";--1 WHEN"0010"=> B<="1101101";--2 WHEN"0011"=> B<="1111001";--3 WHEN"0100"=> B<="0110011";--4 WHEN"0101"=> B<="1011011";--5 WHEN"0110"=> B<="1011111";--6 WHEN"0111"=> B<="1110000";--7 WHEN"1000"=> B<="1111111";--8 WHEN"1001"=> B<="1111011";--9

数电实验实验报告

数字电路实验报告

实验一组合逻辑电路分析一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路四2输入与非门双4输入与非门二．实验内容 1.实验一自拟表格并记录: 2.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD 是什么？ X1 2.5 V A B C D 示灯：灯亮表示“1”，灯灭表示“0” ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平

ABCD 接逻辑电平开关。最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片，和使用仿真软件来设计和构造逻辑电路来求解。实验二组合逻辑实验（一）半加器和全加器一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇电路的原理图。三．元件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A ＢＣ D

北邮-数电实验报告

数字电路实验报告学院：信息与通信工程专业：信息工程班级：2013211125 学号：2013210681 姓名：袁普

②：仿真波形图以及分析波形图：波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。

实验二：用VHDL设计和实现组合逻辑电路一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。二：故障及问题分析在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。

实验三：用VHDL设计和实现时序逻辑电路一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then

北邮数电实验分析报告-信息

北邮数电实验报告-信息

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数字电路与逻辑设计实验姓名*** 学院信息与通信工程学院专业信息工程班级*** 学号**** 班内序号***

实验一一、实验名称和实验任务要求 1.实验内容：QuartusII原理图输入法设计与实现。 2.实验目的：（1）熟悉用QuartusII原理图输入法进行电路设计和仿真。（2）掌握QuartusII图形模块单元的生成与调用。（3）熟悉实验板的使用。 3.实验任务要求：（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。（2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。（3）用3线—8线译码器（74LS138）和逻辑门实现函数 F=(/)(/)(/)+(/)(/)+(/)(/)+，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。二、原理图半加器模块和逻辑门设计实现的全加器：三、仿真波形图及分析电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式：sum=ain⊕bin⊕cin

cout = （ain⊕bin）cin + ain*bin。列出真值表：输入输出 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 仿真波形对比真值表，可以看出波形图与理论值完全符合。四、故障及问题分析 1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真波形清楚容易分析。 2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟也没继续下载。解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可能是接线口接触不好。实验二一、实验名称和实验任务要求 1.实验内容：用VHDL设计与实现组合逻辑电路。 2.实验目的：（1）熟悉用VHDL语言设计组合逻辑电路的方法。（2）熟悉用QuartusII文本输入法进行电路设计。 3.实验任务要求：（1）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。（2）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。

北京邮电大学数字电路实验迷宫游戏

数字电路综合实验报告学院：信息与通信工程学院班级：班内序号：姓名：学号：选作题目：简易迷宫游戏

一、课题的任务要求 1、基本要求： 1)用8×8点阵进行游戏显示。 2)迷宫游戏如下图所示，采用双色点阵显示，其中红色LED为迷宫墙壁，绿色LED表示人物。通过BTN0～BTN3四个按键控制迷宫中的人物进行上下左右移动，使人物从起始点出发，走到迷宫的出口，游戏结束。 3)普通计时模式：通过按键BTN7启动游戏，必须在30秒内找到出口，否则游戏失败，用两个数码管进行倒计时显示。游戏胜利或者失败均要在 8×8点阵上有相应的画面出现。 4)迷宫中的人物在行走过程中，如果碰到墙壁，保持原地不动。 2、提高要求： 1)多种迷宫地图可以选择。 2)在计时的基础上增加计步的功能，每按一次控制按键步数加1，碰壁不计算步数，计步结果用数码管显示。 3)为游戏增加提示音乐，在不同时间段采用不同频率的信号控制蜂鸣器发声报警。 4)增加其他游戏模式。 5)自拟其它功能。二、系统设计（包括设计思路、总体框图、分块设计） 1、整体设计思路：通过分析迷宫游戏的特点，将迷宫游戏的实现分为三大核心功能模块，一是控制模块controller，是整个游戏的“枢纽”，负责处理玩家的输入信号，控制整个游戏阶段的跳转，游戏胜负的判断，以及输出相应显示模块的控制信号。二是计时兼数码管显示模块timer，负责倒计时以及倒计时的显示，游戏已走步数的显示，并产生蜂鸣器的控制信号。三是点阵显示模块lattice，通过接收控制模块的控制信号，控制不同游戏模式或状态下的点阵输出。其他次要模块主要为：分频模块，防抖模块，蜂鸣器驱动模块。迷宫游戏的划分方框图如下：图2.1 迷宫游戏的逻辑划分方框图

北邮大二下数电实验报告

邮电大学数字电路与逻辑设计实验学院：班级：：学号：班序号：

实验一一、实验名称 Quartus II 原理图输出法设计（一）半加器二、实验任务要求用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。三、设计思路和过程 ◎设计思路半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。数据输入：被加数AI、加数BI 数据输出：半加和SO、进位CO ◎设计过程 (1)列出真值表

01 1 0 10 1 0 110 1 *表中两个输入是加数AI和BI，输出有一个是和SO，另一个是进位CO。(2)根据真值表写出输出逻辑表达式该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下： AI =。所以，可以用一个两输入异或门和一个两输入与门CO? SO⊕ BI AI =,BI 实现。 ◎实验原理图四、仿真波形图及分析

根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。（二）全加器二、实验任务要求用实验容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。三、设计思路和过程 ◎设计思路全加器与半加器的区别在于全加器有一个低进位CI，从外部特性来看，它

是一个三输入两输出的器件。 ◎设计过程 (1)全加器的真值表如下 *其中AI 为被加数，BI 为加数，CI 为相邻低位来的进位数。输出本位和为SO ，向相邻高位进位数为CO 。 (2)根据真值表写出逻辑表达式： CI BI AI SO ⊕⊕=,BI AI CI BI AI CO ?+?⊕=)( 根据逻辑表达式，可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。 ◎实验原理图

北邮数电综合实验电子沙漏的设计与实现

北京邮电大学数电综合实验报告实验名称：电子沙漏的设计与实现学院：信息与通信工程学院姓名：班级：学号：班内序号：

一、实验设计的基本要求沙漏是一种古老的计时工具，也是一种玩具。电子沙漏用发光二极管表示沙粒，模拟沙漏的运动过程。电子沙漏会像真正的沙漏一样，上部的沙粒（点亮的发光二极管）一粒一粒往下掉，下部的沙粒一粒一粒堆起来。 1、采用 8*8 双色点阵显示电子沙漏的开机界面,如图 2 所示。其中红色 LED 代表沙漏的上半部分沙粒 VD0~VD15,绿色 LED 代表沙漏的下半部分 VD0'~VD15'。 2、用拨码开关 SW1 模拟重力感应器。当 SW1 为低电平时,沙粒从VD0~VD15 向 VD0'~VD15'移动;当 SW1 为高电平时,沙粒从 VD0'~VD15'向 VD0~VD15 移动。 3、按键 BTN0 作为计时启动停止按键,启动后沙粒即可按照 SW1 设定的方向移动, 以 SW1 为低电平时为例,LED 移动的顺序与对应关

系如图 3 的1~16所示(若 SW1 为高电平,则点阵显示移动顺序为 16~1)。每颗沙粒的移动时间为 1 秒,当移动到图 3 的16时,若 SW1 仍为低电平,则保持沙粒不动,但计时继续,直到 SW1 的电平发生变化或者 BTN0 计时停止。

4、设计实现一个 60 秒计时器,当按键 BTN0 启动时开始工作,用于在沙粒移动过程中进行计时校准,并用数码管 DISP0~DISP1 显示计时结果。提高要求: 1、可以调节控制电子沙漏的流动速度。? 2、用多种方式呈现电子沙漏界面。? 3、自行设定沙粒的移动路径,显示每颗沙粒的移动过程。 4、外接重力感应器,实现真实的电子沙漏功能。? 5、自拟其它功能。二、系统设计 1、设计思路实验比较复杂，故采用分模块设计的思想，将模块分为了分频模块、控制模块、数码管显示模块、8*8点阵显示模块。由于本实验需要用BTN0按键来控制时间和沙漏的开始运行以及时间的暂停功能，故需要检测输入，此时就要用到防抖模块，防止在按下按键时有多个上升沿产生导致开关并不能完美的发挥作用。控制模块是用来实现具体的操作的，通过对按下BTN0按键的次数统计，将其分为奇数与偶数两种情况，在奇数时使功能正常运行，在统计为偶数时使时间暂停，以此来实现对此系统的控制。

北京邮电大学数字电路实验报告

北京邮电大学数字电路与逻辑设计实验实验报告实验名称：QuartusII原理图输入法设计与实现学院：北京邮电大学班级：姓名：学号：

⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输出值s,co ：a 为被加数，b 为加数，ci 为低位向高位的进位。 ⑵全加器的逻辑表示式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)(

北邮数电综合实验报告

数字电路与逻辑设计实验题目: 简易出租车计价器学号：姓名：班级：学院：时间：2013/11/4

一．设计课题的任务要求设计一台出租车计价器，不同情况具有不同的收费标准。基本要求： 1、行驶公里：用时钟2 秒钟表示出租车匀速行驶1 公里，在行车5 公里以内，按起步价13 元收费，超过5 公里部分，以每公里2 元收费。燃油附加费为每运次1 元。 2、途中等待：用按键控制中途等待，等待少于（包括）5 秒不收费，超过5 秒后每等待3 秒钟加收1 元。 3、用数码管分时显示计费金额、行驶里程和等候时间。字母A 表示当前处于显示计费金额状态，字母B 表示当前处于显示行驶里程状态，字母C 表示当前处于显示等候时间状态。 4、用按键控制出租车空驶、载客状态并用点阵显示空驶、载客状态。二、系统设计（包括设计思路、总体框图、分块设计） 1、设计思路：将整个计价器分为控制和计费模块，按键及防抖模块，数码管显示模块，点阵显示模块。其中控制和计费模块作为系统核心，负责给出所有控制和对外显示信号。按键及防抖模块提供输入按键信号，用于状态间切换。数码管用于显示计费金额、里程和等待时间信息。点阵模块用于显示出租车载客和空驶状态。

2、设计框图： 3、分块设计 ①控制和计费模块：采用状态机的设计方式，根据计费计时方式的不同，分为了S0、S1、S2、S3四个状态，四个状态的含义和状态转移图如图所示：

②按键防抖模块：如图：按键防抖模块的原理是利用信号延迟，每个防抖模块都有一个输入时钟，每按下一次按键后输出端将产生一个输入时钟宽度的脉冲，输入时钟频率与主控模块中的状态切换扫描时钟频率相同，使状态能够及时的切换。

北京邮电大学电路实验报告

电子电路综合实验报告课题名称：基于运算放大器的彩灯显示电路的设计与实现姓名：班级：学号：一、摘要：运用运算放大器设计一个彩灯显示电路，通过迟滞电压比较器和反向积分器构成方波—三角波发生器，三角波送入比较器与一系列直流电平比较，比较器输出端会分别输出高电平和低电平，从而顺序点亮或熄灭接在比较器输出端的发光管。关键字：模拟电路，高低电平，运算放大器，振荡，比较二、设计任务要求：利用运算放大器LM324设计一个彩灯显示电路，让排成一排的5个红色发光二极管(R1～R5)重复地依次点亮再依次熄灭（全灭→R1→R1R2→R1R2R3→R1R2R3R4→R1R2R3R4R5→R1R2R3R4→R1R2R3→R1R2→R1→全灭），同时让排成一排的6个绿色发光二极管（G1～G6）单光点来回扫描点亮（G1→G2→G3→G4→G5→G6→G5→G4→G3→G2→G1）。要求：彩灯的变化速度均匀且可以调节,而且人眼能够识别彩灯的变化，所拥有的供电条件为直流电源±12V。三、设计思路，总体结构框图：根据任务要求，可以设计一个如图2-27所示的电路，图中振荡电路产生频率可调的三角波信号，三角波信号被送入比较器电路与一系列直流电平比较，根据三角波信号瞬时值的大小不同，比较器的输出端会分别输出高电平或低电平，这些高、低电平可以按照任务要求的顺序点亮或熄灭接在比较器输出端的发光管，达到任务要求的彩灯显示效果。四、分块电路和总体电路的设计： 1、振荡电路的设计：

三角波振荡电路可以采用如图2-28所示电路，这是一种常见的由集成运算放大器构成的方波和三角波发生器电路，图2-28中运放A1接成迟滞电压比较器，A2接成反相输入式积分器，积分器的输入电压取自迟滞电压比较器的输出，迟滞电压比较器的输入信号来自积分器的输出。假设迟滞电压比较器输出U o1初始值为高电平，该高电平经过积分器在U o2端得到线性下降的输出信号，此线性下降的信号又反馈至迟滞电压比较器的输入端，当其下降至比较器的下门限电压U th-时，比较器的输出发生跳变，由高电平跳变为低电平，该低电平经过积分器在U o2端得到线性上升的输出信号，此线性上升的信号又反馈至迟滞电压比较器的输入端，当其上升至比较器的上门限电压U th+时，比较器的输出发生跳变，由低电平跳变为高电平，此后，不断重复上述过程，从而在迟滞电压比较器的输出端U o1得到方波信号，在反向积分器的输出端U o2得到三角波信号。假设稳压管反向击穿时的稳定电压为U Z，正向导通电压为U D，由理论分析可知，该电路方波和三角波的输出幅度分别为：式（5）中R P2为电位器R P动头2端对地电阻，R P1为电位器1端对地的电阻。由上述各式可知，该电路输出方波的幅度由稳压管的稳压值和正向导通电压决定，三角波的输出幅度决定于稳压管的稳压值和正向导通电压以及反馈比R1/R f，而振荡频率与稳压管的稳压值和正向导通电压无关，因此，通过调换具有不同稳压值和正向导通电压的稳压管可以成比例地改变方波和三角波的幅度而不改变振荡频