Verilog源代码第2章例题(夏宇闻版)

第二章例题

例[2.1.3]:

module adder ( count,sum,a,b,c in );

input [2:0] a,b;

input cin;

output count;

output [2:0] sum;

assign {count,sum} = a + b + c in;

endmodule

例[2.1.4]：

module compare ( equal,a,b );

output equal; //声明输出信号equal

input [1:0] a,b; //声明输入信号a,b

assign equal =（a = = b）？1：0;

/*如果a、b 两个输入信号相等,输出为1。否则为0*/ endmodule

例[2.1.5]：

module trist2(out,in,enable);

output out;

input in, enable;

bufif1 mybuf(out,in,enable);

endmodule

例[2.1.6]：

module trist1(sout,sin,ena);

output sout;

input sin, ena;

mytri tri_inst(.out(sout),.in(sin),.enable(ena));

//调用由mytri模块定义的实例元件tri_inst endmodule

module mytri(out,in,enable);

output out;

input in, enable;

assign out = enable? in : 'bz;

endmodule

例[2.1.5]：

`inc lude “muxtwo.v”

module t;

reg ain, bin, select;

reg c lock;

wire outw;

initial //把寄存器变量初始化为一确定值

begin

ain = 0;

bin = 0;

select =0;

clock = 0;

end

always #50 c lock = ~c lock; //产生一个不断重复的周期为100的时钟信号c lock

always @(posedge c loc k)

begin // {$random} 为系统任务，它会产生一个随机数ain = {$random}%2; // 产生随机的位信号流ain ，%2为做模2运算#3 bin = {$random}%2; // 延迟3个时间单位后产生随机的位信号流bin

end

always #10000 select = !select;

//产生周期为10000个单位时间的选通信号变化

muxtwo outw), .a(ain), .b(bin), .sl(select));

/* 实例引用多路器，并加入测试信号流，以观察模块的输出out。其中

muxtwo是已经定义的（行为的或结构的）模块，m表示在本测试模块

中有一个名为m的muxtwo的模块，其四个端口分别为：

.out( ) , .a( ), .b( ), .sl( )，

“.”表示端口，后面紧跟端口名，其名称必须与muxtwo模块定义的

端口名一致，小括号内的信号名为与该端口连接的信号线名，可以用

别的名,但必须在本模块中定义，说明其类型。*/

endmodule