锁相环基本原理
锁相环基本原理
一个典型的锁相环（PLL ）系统，是由鉴相器（PD ）,压控荡器（VCO ）和 低通滤波器（LPF ）三个基本电路组成，如图1，
.鉴相器（PD ）
构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器
从表1可知，如果输入端A 和B 分别送 入占空比为50%的信号波形V ，贝U 当两者 存在相位差 9时，输出端F 的波形的 占空比与9有关，见图3。将F 输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与 9有关，这样，我 们就可以利用异或门来进行相位到电压
的转换，构成相位检出电路。于是经积 图3 分器积分
后的平均值（直流分量）为:
U=Vdd* 9 /
（1）
不同的9,有不同的直流分量Vd
9与V 的关系可用图4来描述。
从图中可知，两者呈简单线形关
系：
异或门的逻辑真值表示于表1,图2是逻辑符号图 输入 输出
A B
0 0 0 0 1 \1 1
0 1
1
1 0 Ud = Kd*
9
Ui
Uo 图1
K O U F
Ud = Kd ( 9 i -9 o) U F = Ud F (s )
表1图2
⑵
1/2 nn 9 Kd为鉴相灵敏度图4
2. 边沿触发鉴相器 前已述及，异或门相位比较器在使用时要求两个 作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便 而边沿触发鉴相器是通过比较两输入信号的上跳边沿(或下跳边沿)来 对信号进行鉴相，对输入信号的占空比不作要求。
压控振荡器(VCO )
压控振荡器是振荡频率3 0受控制电压U F (t )控制的振荡器，即是一 种电压 频率变换器。VCO 的特性可以用瞬时频率3 o (t )与控制电 压U F (t )之间的关系曲线来表示。未加控制电压时(但不能认为就是 控制直流电压为0,因控制端电压应是直流电压和控制电压的叠加)，
VCO 的振荡频率，称为自由振荡频率3 om ,或中心频率，在VCO 线 性控制范围内，其瞬时角频率可表示为： 3 o (t ) = 3 om + K O U F (t )
式中，K o ——VCO 控制特性曲线的斜率，常称为 VCO 的控制灵敏度， 或称压控灵敏度。
图6为锁相环的相位模型。要注意一点，锁相环是一个相位反馈系统，在 环路中流通的是相位，而不是电压。因此研究锁相环的相位模型就可得环 路的完整性能。
由图6可知：
V640
三. 环路滤波器
这里仅讨论无源比例积分滤波器如图 5。 其传递函数为：
?— ——I __ 1
------ U O (s) s 2 1
J L
K F (S )
U i (s) S ( I 2)
1
Ui
R2 J
U
式中：T 1 =R1C
C -
四.
锁相环的相位模型及传输函数
R1
图5
T 2 = R2 C
(1) 当A 点断开环路时，锁相环的开环相位传输函数为
(2) 环路闭合时的相位传输函数为 H (S )
K d K o K F (S)
i (S) S K d K o K F (S)
(3) 环路闭合时的相位误差传输函数为 He ( S )=F
S MX)
当环路滤波器选用无源比例积分滤波器时，经推导可得:
2
n
2
(2 n -)S
K _
2 n
K = Kd Ko
同样可得:
S 2
He(S)=
S 2 2 n S J
3 n 称为系统的固有频率或自然角频率；
称为系统的阻尼系数。
要注意的是上面讨论中的3指的是输入信号相位的变化角频率，而不 是输入信号本身的角频率。如输入信号是调频信号，则3指的是调制信号 的角频率而不是载波的角频率。
五. 锁相环的同步与捕捉
锁相环的输出频率(或 VCO 的频率)3 o 能跟踪输入频率3 i 的工作
K L (S)=
o
(S )
石
K d K °K F (s)
S
H ( S )=
S 2
2 n S
式中,
1 =R1C , T
2 = R2 C
-(
2
状态，称为同步状态，在同步状态下，始终有3 o =3 i。在锁相环保持同步的条
件下，输入频率3 i的最大变化范围，称为同步带宽，用3 H表示。超出此范
围，环路则失锁。
失锁时，3 0 3 i，如果从两个方向设法改变3 i，使3 i向3 0靠拢，进而使3 0 =（3 i -3 0），当3 0小到某一数值时，环路则从失锁进入锁定状态。这个使PLL经过频率牵引最终导致入锁的频率范围称为捕捉带
3 p o
同步带3 H，捕捉带3 p和VCO中心频率3 0的关系如图7o
“ 0
3
4
图7
实验原理及步骤
利用CMOS固有的低功耗、宽工作电源、集成度高等特点，可以设计出性能良好、使用方便的锁相环单片电路。其中CD4046是一种能工作在1MHZ以下的通用PLL产品，它广泛应用于通信计算机接口领域。
图8示出CD4046的电路方框功能图在这个
单片集成电路中，内含两个相位比较器，其
中PD1是异或门鉴相器；PD2 是边沿触发式
鉴相器。另外电路中含有一个VCO, —个前
置放大器A1，一个低通滤波器输出缓冲放
大器A2和一个内部5V基准稳压管。
从图8可看出，引脚（16 ）是正电源引
入端；（8）脚是负电源端，在用单电源时接
地；（6）脚，（7）脚外接电阻C67 ;
（11 ）脚外接电阻R11和C67决定了
VCO的自由振荡频率；（12 ）脚外接电阻
R12，它用作确定在控制电压为零时的最低
振荡频率 f cmin ；（5）脚为
VCO禁止端，当（5 ）脚加上“ 1 ”电平
图8 CD4046原理图
（即V DD）时，VCO停止工作，当为“ 0”
电平（即V SS）时，VCO工作；（14）脚是PLL参考基准输入端；（4）脚是VCO 输出；（3 ）是比较输入端；（2）和（13 ）脚分别是PD1和PD2的输出端；（9）脚是VCO 的控制端；（10）是缓冲放大器的输出端；（1）脚和（2 ）脚配合可
做锁定指示；（15 ）脚是内设5V基准电压输出端实验一、PLL参数测试一、压控灵敏度K O的测量
如图9，V（9）从0~9V
每隔1伏测一点，作出f-V（9）
曲线，从曲线求K O。（K O的单位是
rad/s.v ）同时测出V （9）=
1/2V DD = 4.5V 时VCO 的频率fo、
（即中心频率）
二、鉴相灵敏度K d的测量。
测量方框如图10,其中LPF
为附录3中的（b）。由于取值R2=100K >> RW 和R2= 信号源
4046B
Ui 4 PD1
4046A
R1
100K
+12V
+12V
324
I： 8
-5V
-VCO
Uo
R3,则运放的同相增益: 10K R2 R3
K A R^3 2
100K 100K -5V
R2
反相增益：K M R3
R2
图10
所以运放的输出U A = K A U F + K M U M = 2U F - U W 信号源为一频率连续可调的方波发生器。
实验步骤
4. 连接信号源和4046A 的PD1 ,用双踪示波器观察Ui 、U o ,可观察到两个锁 定的方波信号，其相差约为 n / 2O
5. 调R W ,观察Ud 波形的变化，用示波器观察 Ud 、Ui 、U o ,应能观察到它们 符合图3所示的相位关系。
6. 通过用示波器测Ud 的占空比测B e （参考图3）用数字电压表测U F （即U ）,
9 e 从d 6到5M 6,每d 6测一点，作出U F ~ 9 e 曲线，并由曲线求出Kd （单 位为V /
Rad ）。可调节示波器X 轴扫描速度，让Ud 的一个周期在荧屏上显 示整六格，则每格就代表 n / 6,这样可以提高测量速度。 三、环路开环增益的测量（K H ）
Ui1
PD1
LPF
VCO
Uo
Ui2
------- ■
图12 环路开环增益测量方块图
开环增益即为环路直流总增益 K H = Aw / A9 = Kd K o K F (0),式中K F (0)
1. 用另一块4046 （记为4046B ，图9那块记为4046A ）组装一信号源，如 图11 O
2. 按图10接实验图，注意运放324 和RW 的工作电压为9V 和-5V ，4046 的电压为9V 和O 乂由于实验中的稳 压电源只能提供两路电源，而实际需 要三路，所以应将稳压电源输出分别 调节到+12V 和-5V 。9V 电压由+12V 经三端稳压器7809降压后提供。
3.断开信号源和4046A 的PD1的连接，调 R W ,使4046A 的VCO 的频率为中
心频率fo,同时调信号源的输出频率也为
4046A 的中心频率f o 。
图11
基于DSP的软件锁相环
一种基于DSP的软件锁相环模型与实现 随着大规模集成电路及高速数字信号处理器的发展，通信领域的信号处理越来越多地在数字域付诸实现。软件锁相技术是随着软件无线电的发展和高速DSP的出现而开展起来的一个研究课题。在软件无线电接收机中采用的锁相技术是基于数字信号处理技术在DSP等通用可编程器件上的实现形式，由于这一类型锁相环的功能主要通过软件编程实现，因此可将其称为软件锁相环（software PLL）［1］。 尽管软件锁相环采用的基本算法思想与模拟锁相环和数字锁相环相比并没有太大变化，然而其实现方式却完全不同。本文将建立软件锁相环的Z 域模型，分析软件锁相环中的延时估计、捕获速度及多速率条件下的软件锁相环模型问题［1］。 1软件锁相环的基本模型 在模拟锁相环的基础上，利用数字、模拟系统彼此之间的联系，以二阶二型锁相环为例建立软件锁相环的Z 域模型。文献［2］详细给出了锁相环的基本模型和原理。 如果将锁相环的基本部件采用软件编程的形式实现，就可以得到软件锁相环的基本组成，如图1所示。 首先从模拟锁相环的S域模型出发得到软件锁相环的Z 域模型（二阶二型模拟锁相环的S 域模型请参阅文献［2］）。由于双线性变换是联系模拟系统与数字系统的一个重要方法，具有转换简单且表达式清晰明了的特点［3］，因此本文选择双线性变换法作为模拟锁相环与软件锁相环之间的转换基础。 式(1)是双线性变换法的复频域表达式： 其中：T是联系数字系统与模拟系统的采样时间间隔，1/T表示采样频率。根据该转换关系，对S域模型各部分对应的数字复频域表达式进行转换，可以得到如图2所示的复频域模型。 在实际应用中，二阶线性系统常采用阻尼因子ξ、无阻尼振荡频率ωn描述。在二阶二型锁相环中，τ1，τ2 ，K 与ξ，ωn之间的对应关系如下： 在式(1)和式(2)的基础上对图2进行等效变换，可以得到软件锁相环的另一个线性相位Z域模型，如图3所示。
锁相环原理及应用
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
锁相环基本原理及其应用
锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简
ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax
锁相环的基本原理和模型
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
全数字锁相环原理及应用
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
飞思卡尔锁相环
备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频 单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY 这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0 即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率) 在PLL(锁相环)程序执行前 内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR 时钟合成寄存器 、REFDV 时钟分频寄存器 、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令 使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构 VCOFRQ[1:0]控制压控振动器VCO的增益 默认值为00 VCO的频率与VCOFRQ[1:0]对应表
完整版锁相环工作原理.doc
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率
DSPc55x锁相环初始化程序的理解
锁相环初始化程序的理解 1、ioport关键字用于对I/O空间进行寻址 2、dsp_lk=12 3、phase locked的意思是相位同步的意思；锁相技术：对于接收到的信号,仿制一个时钟信 号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。 4、PLL init（）函数的理解 #include "5509.h" #include "util.h" DSPCLK dspclk; void PLL_Init(int freq) { int i; DSPCLK dspclk; //这是一个结构体类型，在#include "util.h"文件中有DSPCLK的定义 ioport unsigned int *clkmd; ioport unsigned int *sysr; clkmd=(unsigned int *)0x1c00; //时钟产生寄存器CLKMD的地址是0x1C00 sysr=(unsigned int *)0x07fd; //这个寄存器用于控制某些特定设备的功能，它的地址为0x7fd // Calculate PLL multiplier values (only integral multiples now) dspclk.clkin = DSP_CLKIN; //dspclk_clkin=12 dspclk.pllmult = (freq *2)/ dspclk.clkin; //pllmult=freq*2/12关于这个问题 //因此freq=pllmult*12/2，此时我们可以对照发现PLL DIV 默认值为1，而input frequency在util.h文件中给出值为12，但为什么一开始PLL DIV=1呢？下面这张图是spru317g的关于Reset Values of CLKMD Bits and The Effects，我们看到PLL DIV初始值是00，难道是和sysr寄存器中的CLK DIV有关？可sprs205文档中并未说明CLK DIV究竟复位后值为几。 但看下面的代码可知，PLL DIV是被置1的。刚刚所看的文件是DSP被复位后的初始值，而PLL DIV=1是此函数PLL_Init（int freq）的设置值，所以PLL DIV被认为是1 if(dspclk.pllmult>= 32)dspclk.pllmult=31; //如果倍频值超过最大的31，则将其视为31倍频 // Turn the PLL off使PLL处于旁路模式 *clkmd &= ~0x10; //pll enable = 0;旁路模式，就是PLL通过BYPASS DIV对输入信号进行分频 for(i=*clkmd&1; i!= 0 ;i=*clkmd&1); //查询clkmd的LOCK位，如果为1，PLL 工作于锁定模式，则继续等待，直到LOCK=0，PLL被旁路， // 初始化锁相环的一些标识位
通信原理数字锁相环实验
通信原理实验报告三数字锁相环实验
实验3数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 图2.2.1 数字锁相环的结构 数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。
T1时刻T2时刻T3时刻T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号
PLL锁相环程序
飞思卡尔XS128系列（一）PLL锁相环 通俗点说，设置PLL锁相环就相当于超频，单片机超频的原因和PC机是一个道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY，这也和PC机南北桥的原理类似。 相对来说，PLL锁相环的设置还是比较简单的，因为东西很死，完全可以照搬。只是大家也不要太贪，设置太高相对来说不够稳定，进行过PC机超频的应该很有体会，一般我们现在用的XS128我觉得设置在80MHz是比较合适的，相比前几届比赛用的DG128，这个频率已经蛮高的了。还有就是SYNR,REFDV只有在CLKSEL_PLLSEL=0的情况下才能写入，不过这是系统默认状态。 多半大家可能还会有以下几点疑问： 1.PLL锁相环怎么设置？ 答：通过写REFDV（CRG参考分频寄存器）和SYNR（CRG合成器寄存器）进行设置 2.代码里while(!CRGFLG_LOCK);这句是干什么的？ 答：时钟校正同步 3.为什么代码中会有多多少少的几句空语句？ 答：锁相环从设定到最后稳定还是需要一点点时间的，所以需要加几条空指令 /*************************************************************************** ***********
------------------------------------ Code Warrior 5.0 Target : MC9S12XS128 Crystal: 16.000Mhz ============================================ 本程序主要包括以下功能： 设定系统工作在xxMHZ bus clock时钟下; by:庞辉 **************************************************************************** *************/ #include
数字锁相环 逆变器 程序
//DSPIC30F2010 单相逆变带数字锁相环程序 #include
PLL 锁相环原理
什么是锁相环（PLL）工作原理及对硬件电路连接的要求锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在 比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
锁相环CD4046 原理及应用
锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。
锁相环路matlaB程序
锁相环路matlaB程序 % PLL illustration using MATLAB clear all； % close all； % 定义初始相位偏移和输入连续波频率以及采样频率 theta = 60*pi/180; f=1e3; fs=100e3; % 生成未调制连续波的实部和虚部 k=1:1:1000; delf=f/20; cpx1=exp(j*(2*pi*k*(f+delf)/fs+theta))+.01*(rand(1,1000)+j*rand(1,1000)); %初始化锁相环 phi_hat(1)=30; e(1)=0; phd_output(1)=0; nco(1)=0 % 定义环路滤波器参数 kp=0.15; % 比例常数 ki=0.1; % 积分常数 % 锁相环的实现 for n=2:length(cpx1) nco(n)=conj(exp(j*(2*pi*n*f/fs+phi_hat(n-1)))); % 数控振荡器 phd_output(n)=imag(cpx1(n)*nco(n)); % 鉴相 e(n)=e(n-1)+(kp+ki)*phd_output(n)-ki*phd_output(n-1); %滤波 some(n)=(kp+ki)*phd_output(n)-ki*phd_output(n-1); phi_hat(n)=phi_hat(n-1)+e(n); % 更新数控振荡器 end; % 绘图 index_stop=200; figure subplot(211),plot(1:index_stop, phd_output(1:index_stop)),ylabel('Ph. Det.') subplot(212),plot(1:index_stop, phi_hat(1:index_stop)*180/pi),ylabel('Est. Phs.') figure, index_stop=200; subplot(211),plot(1:index_stop,real(nco(1:index_stop)),1:index_stop, real(cpx1(1:index_stop))), ylabel('RE-PLL') subplot(212),plot(1:index_stop,imag(nco(1:index_stop)),1:index_stop, imag(cpx1(1:index_stop))), ylabel('IM-PLL')
锁相环基本原理
锁相环基本原理 一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1， Ud = Kd (θi –θo) U F = Ud F （s ） θi θo 图1 一．鉴相器（PD ） 构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。 异或门的逻辑真值表示于表1，图2是逻辑符号图。 表1图2 从表1可知，如果输入端A 和B 分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差?θ时，输出端F 的波形的 占空比与?θ有关，见图3。将F 输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与?θ有关，这样，我 们就可以利用异或门来进行相位到电压 ?θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U=Vdd*?θ/π (1) Vcc 不同的?θ，有不同的直流分量Vd 。 ?θ与V 的关系可用图4来描述。 从图中可知，两者呈简单线形关 1/2Vcc 系： Ud = Kd *?θ (2) 1/2ππ?θ Kd 为鉴相灵敏度图4 F O o U K dt d =θV PD LPF VCO Ui Uo V A B F __F = A B + A B F B A
2． 边沿触发鉴相器 前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信号进行鉴相，对输入信号的占空比不作要求。 二． 压控振荡器（VCO ） 压控振荡器是振荡频率ω0受控制电压U F （t ）控制的振荡器，即是一种电压——频率变换器。VCO 的特性可以用瞬时频率ω0（t ）与控制电压U F （t ）之间的关系曲线来表示。未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO 的振荡频率，称为自由振荡频率ωom ，或中心频率，在VCO 线性控制范围内，其瞬时角频率可表示为： ωo （t ）= ωom + K 0U F （t ） 式中，K 0——VCO 控制特性曲线的斜率，常称为VCO 的控制灵敏度，或称压控灵敏度。 三． 环路滤波器 这里仅讨论无源比例积分滤波器如图5。 其传递函数为： 1 )(1 )()()(212+++== τττs s s U s U s K i O F 式中：τ1 =R1C τ2 = R2 C 图5 四． 锁相环的相位模型及传输函数 图6 图6为锁相环的相位模型。要注意一点，锁相环是一个相位反馈系统，在环路中流通的是相位，而不是电压。因此研究锁相环的相位模型就可得环路的完整性能。 由图6可知： R1 0640 V Kd KF(s)Ko/s i o e A -+
锁相环工作原理
图2：加入锁相环后的图形 图1：未加入锁相环时的图形 锁相环最基本的结构如图6.1所示。它由三个基本的部件组成：鉴相器（PD）、环路滤波器（LPF 振荡器（VCO）。 鉴相器是个相位比较装置。它把输入 信号S (t)和压控振荡器的输出信号 i Array (t)的相位进行比较，产生对应于两 S o 个信号相位差的误差电压S (t)。 e 环路滤波器的作用是滤除误差电压 (t)中的高频成分和噪声，以保证环 S e 路所要求的性能，增加系统的稳定性。
压控振荡器受控制电压S d (t)的 控制，使压控振荡器的频率向输入信 号的频率靠拢，直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位差，从而产生电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，就进入“锁定”状态。这就是锁相环工作的大致过程。 以上的分析是对频率和相位不变的输入信号而言的。如果输入信号的频率和相位在不断地变可能通过环路的作用，使压控的频率和相位不断地跟踪输入频率的变化。 锁相环具有良好的跟踪性能。若输入FM 信号时，让环路通带足够宽，使信号的调制频谱落在带这时压控振荡器的频率跟踪输入调制的变化。 对于锁相环的详细分析可参阅有关锁相技术的书籍。在此仅说明锁相环鉴频原理。可以简单控振荡器频率与输入信号频率之间的跟踪误差可以忽略。因此任何瞬时，压控振荡器的频率ωv (波的瞬时频率ωFM (t)相等。 FM 波的瞬时角频率可表示为 假设VCO 具有线性控制特性，其斜率K v （压控灵敏度）为（弧度／秒·伏），而VCO 在S d (t)＝0频率为ωo ’，则当有控制电压时，VCO 的瞬时角频率为 令上两式相等，即ωv (t)≈ωFM (t)，可得