4 位加法器原理图设计
实验二 4 位加法器原理图设计
一、实验目的
1、进一步掌握 Quartus Ⅱ原理图输入设计法。
2、通过4位加法器的设计,掌握原理图输入法中的层次化设计。
So=a xor b; co=a and b;
图 2-1 半加器原理图
图 2-2 1位全加器原理图
图 2-3 4 位加法器原理图
4 位加法器(如图 2-3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成，1位全加器又可以由两个1位的半加器和一个或门连接而成(如图 2-2)，而1位半加器可以由若干门电路组成（如图 2-1）。
三、实验内容
本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器，取实验板上的 8 位按键的高 4 位与低 4 位分别作为 4 位加数与被加数，其中 8 个 LED 取 5 位作为结果输出，LED2~LED5 作为 4 位相加之和的输出结果，LED1作为两数高 4 位相加的进位 (LED 亮，表示低电平“0”， LED 灭，表示高电平“1”)
四、实验步骤
1、打开QUARTUS II软件，新建一个工程adder4bit。
2、建完工程之后，再新建一个Block Diagram/Schematic File。在原理图编辑
窗口绘制如图 2-1 的半加器原理图。点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。
3、将 h_adder 设置成顶层实体。在诸多文件打开的状态下，选中 h_adder.bdf
为当前文件。点击 Project → Set as Top-Level Entity。
4、编译。如果发现有错，排除错误后再次编译。直到编译通过就可以进行波形
仿真了。
5、时序仿真。建立波形文件,设置波形参量，再保存(注意: QuartusⅡ在波
形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulation Tool,在Simulation input中输入待仿真的波形文件即可，如图2-4所示) ，最后运行波形仿真。图 2-5 是仿
真运算完成后的时序波形。观察分析波形，图 2-5 显示的半加器的时序波形是正确的。此时我们就可以将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。
图 2-4 仿真结果
图 2-5 仿真结果
6、封装入库。封将仿真调试好的半加器封装入库。打开 h_adder.bdf文件，
在 File->Create/update 如图 2-6所示。
图 2-6 元件封装入库
7、全加器原理图设计。以上实验步骤我们主要是生成了一个半加器，我们再
用同样的方法按照图 2-2中1位全加器原理图生成一个1位全加器元件（注意生成的半加器在元器件库的Project选项下，如图2-7）。
图2-7 Symbol对话框
8、全加器仿真。
9、4位加法器原理图设计。根据4位加法器的原理画出如图 2-3 的 4 位加法器原理
图。为方面观察输出波形，4位加法器输入输出才采用总线画法，总线命名为被加数a[3..0]，加数命名为b[3..0],同时要为每根总线分支加上网络名，方法为选定某总线分支后，右键->Properties，在弹出的Node
Properties对话框（如图2-8）中输入总线分支网络名，如a[0]，a[1]，……。
图2-8 节点添加网络名
10、4位全加器仿真，仿真波形如图2-9。注意仿真结果观察将数值以无符号数形
式输出最好，设置方法为选定某个端口后，右键->Properties，在图2-10对话框中选择Unsigned Decimal。
图2-9 4为加法器仿真波形
图2-10 节点数据进制选择
11、引脚锁定。编译仿真无误后，依照按键、LED与FPGA的管脚连接表进行管脚
分配，表2-1是管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生
效。
表2-1 端口管脚分配表
12、编程下载。用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。
观察实验结果是否与自己的设计思想一致。
五、实验现象与结果
当设计文件加载到目标器件后，我们可以通过对 8 位按键的高 4 位和低 4 位作为加数与被加数进行输入，可以看到 LED2~LED5 作为 D3~D0 位输出结果的正确无误，LED1 作为加数与被加数的 D3 位相加向 D4 位的进位。其中 LED 灯亮表示低电平“0”，灯灭表示高电平“1”。
六、扩展实验
1、利用原理图设计法设计8位全加器。
2、利用原理图设计法设计4位全减器。
七、实验报告
1、绘出仿真波形，并作说明。
2、进一步熟悉QUARTUS II软件。
3、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。
4位全加器
1 设计分析 全加器是能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号的加法电路。其真值表如表1所示： 根据真值表可得出下列表达式： 根据以上表达式，可以用数据流方式设计出1位全加器。要设计的是4位全加器，这里采用串行进位来设计。先设计4个1位的全加器，然后将低位的进位输出与高位的进位输入相连，将要进行加法运算的两个4位数的每一位分别作为每一个1位全加器的输入，进行加法运算，所有的1位全加器的输出组成一个4位数，即输入的两个4位数之和，最高位的全加器产生的进位输出即两个4位数求和的进位输出。 4位全加器的原理图如图1所示： () ()cin b a ab cin b a b a ab abcin cin b a bcin a cin ab cout ⊕+=++=+++=()() ()() cin b a cin b a cin b a cin ab b a cin b a b a abcin cin b a cin b a cin b a s ⊕⊕=⊕+⊕=+++=+++=
图1 4位全加器原理图 根据图1所示，可以采用结构化描述方式设计4位全加器。 2 程序设计 设计的程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder1 IS --1位全加器设计PORT(a,b,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC); END adder1; ARCHITECTURE dataflow OF adder1 IS --用数据流方式设计1位全加器SIGNAL tmp:STD_LOGIC; --用tmp表示a⊕b BEGIN tmp<=a XOR b AFTER 10 ns; s<=tmp XOR cin AFTER 10 ns; cout<=(a AND b)OR(tmp AND cin) AFTER 20 ns; END dataflow; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
四位全加器的VHDL与VerilogHDL实现
四位全加器的VHDL/VerilogHDL实现 加法器的分类 （一）半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S 为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。 根据二进制数相加的原则，得到半加器的真值表如表1所列。 信号输入信号输出 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表1 半加器的真值表 由真值表可分别写出和数S，进位数C的逻辑函数表达式为： （1） C=AB （2） 由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用一个与门实现。仿真结果如图3所示： 图3 半加器仿真图 （二）全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数A i、加数B i从低位向本位进位C i-1作为电路的输入，全加和S i与向高位的进位C i作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表2 全加器逻辑功能真值表 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 五、加法器的VHDL实现 （一）半加器 VHDL语言描述语句为：
4 位加法器原理图设计
实验二 4 位加法器原理图设计 一、实验目的 1、进一步掌握 Quartus Ⅱ原理图输入设计法。 2、通过4位加法器的设计,掌握原理图输入法中的层次化设计。 So=a xor b; co=a and b; 图 2-1 半加器原理图 图 2-2 1位全加器原理图
图 2-3 4 位加法器原理图 4 位加法器(如图 2-3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成，1位全加器又可以由两个1位的半加器和一个或门连接而成(如图 2-2)，而1位半加器可以由若干门电路组成（如图 2-1）。 三、实验内容 本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器，取实验板上的 8 位按键的高 4 位与低 4 位分别作为 4 位加数与被加数，其中 8 个 LED 取 5 位作为结果输出，LED2~LED5 作为 4 位相加之和的输出结果，LED1作为两数高 4 位相加的进位 (LED 亮，表示低电平“0”， LED 灭，表示高电平“1”) 四、实验步骤 1、打开QUARTUS II软件，新建一个工程adder4bit。 2、建完工程之后，再新建一个Block Diagram/Schematic File。在原理图编辑 窗口绘制如图 2-1 的半加器原理图。点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。 3、将 h_adder 设置成顶层实体。在诸多文件打开的状态下，选中 h_adder.bdf 为当前文件。点击 Project → Set as Top-Level Entity。 4、编译。如果发现有错，排除错误后再次编译。直到编译通过就可以进行波形 仿真了。 5、时序仿真。建立波形文件,设置波形参量，再保存(注意: QuartusⅡ在波 形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulation Tool,在Simulation input中输入待仿真的波形文件即可，如图2-4所示) ，最后运行波形仿真。图 2-5 是仿
4位快速加法器设计原理
4位快速加法器设计原理 快速加法器是一种计算器件，可以快速地对两个二进制数进行加法运算。相对于一般的加法器，它具有更高的速度和效率。本文主要介绍4位快速加法器的设计原理。 1.基本概念 在二进制加法中，加法器通过对两个二进制数分别进行逐位相加的方法，得到它们的和。二进制加法的基本规则如下： 0+0=0; 1+0=1; 0+1=1; 1+1=0（进位1）。 在四位二进制数的加法中，每位相加可以得到一个位和进位两位。4位快速加法器在计算时需要考虑到位和进位两个方面。 2.快速加法器的组成 4位快速加法器可以由4个1位全加器和1个2位全加器组成。 1位全加器的输出等于输入A、B和进位C的和。输出S等于(A xor B) xor C，进位C 等于AB+C(A xor B)。 2位全加器是由两个1位全加器和一个2选1选择器组成。输入A和B分别与这两个全加器相连，进位C输入到这两个全加器的进位端。选择器的选择信号是两个输入和上一个全加器的进位，选择器的输出连接到2位全加器的进位输出。 3.原理图 4位快速加法器的原理图如下所示： 每个1位全加器都由具有相同运算功能的逻辑门电路组成。在1位全加器中，输入A、B和进位C分别与XOR、AND和OR门相连，这些门的输出再次进行逻辑运算得到输出S和新的进位C。 2位全加器由两个1位全加器和一个2选1选择器组成。选择器的选择信号是上一个1位全加器的进位和两个输入的和。这两个1位全加器的进位输出也分别与这个选择器相连。
4.流程图 4位快速加法器的计算流程图如下所示： 将输入的两个4位二进制数的第0位分别输入到1位全加器1和2中。这两个全加器 的进位C0均为0，得到第0位的位和（S0）和进位（C1）。 然后，将输入的两个4位二进制数的第1位分别输入到1位全加器3和4中。全加器3的进位C1为1，因为它是在第0位加法器的进位C1的基础上进行的。全加器4的进位C2 为全加器3的进位C2与两个输入的和的2选1选择器输出的结果。得到第1位的位和（S1）和进位（C2）。 接下来，将输入的两个4位二进制数的第2位分别输入到1位全加器5和6中。全加 器5的进位C2为1，因为它是在第1位加法器的进位C2的基础上进行的。全加器6的进位 C3为全加器5的进位C3与两个输入的和的2选1选择器输出的结果。得到第2位的位和（S2）和进位（C3）。 将输入的两个4位二进制数的第3位分别输入到1位全加器7和8中。全加器7的进 位C3为1，因为它是在第2位加法器的进位C3的基础上进行的。全加器8的进位C4为全加器7的进位C4与两个输入的和的2选1选择器输出的结果。得到第3位的位和（S3）和进位（C4）。 最终得到输入的两个4位二进制数的和，即输出S0,S1,S2,S3和C4。 5.优点 4位快速加法器相比于通用加法器的优点在于： （1）速度更快。4位快速加法器可以在一个时钟周期内完成加法运算，而通用加法器需要多个时钟周期。 （2）成本更低。4位快速加法器的逻辑门数量较少，相对于通用加法器，其成本更低。 6.应用 4位快速加法器广泛应用于计算机中指令地址的自增运算器和数据地址的加法器模块。它还可以用于数字信号处理、图像处理和嵌入式系统等领域。 4位快速加法器具有计算速度快、成本低、应用广泛等优点。它是现代计算机中必不 可少的重要部分。 7.局限性
4位全加器实验报告
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
全加器的设计
实验课程名称：EDA技术与应用 实验项目名称4位全加器实验实验成绩 实验者专业班级组别 同组者 / 实验日期 一、实验目的 1、加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。 2、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。 二、实验内容 用原理图输入法设计4位全加器。 三、实验仪器 Quartus II软件 四、实验原理 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 1、半加器描述 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表1 半加器h_adder真值表 图1 半加器h_adder电路图 2、一位全加器描述 一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述，1位全加器电路图如图所示：
图2 一位全加器电路图 3、4位全加器设计描述 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。S 为输出和，其功能可用布尔代数式表示为： S A B Ci =++ i i i i o ABC ABC ABC ABC C +++= 首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。将4个1位全加器级联构成四位全加器。 五、实验步骤 1、为本项工程设计建立文件夹 ：文件夹取名为adder ，路径为d:\adder 。 2、建立原理图文件工程和仿真 原理图编辑输入流程如下： 1） 打开原理图编辑窗。打开Quartus Ⅱ，选菜单File →new ，选择原理图文件编 辑输入项Block Diagram/Schematic File ，按OK 键。 2） 建立一个初始化原理图。在编辑窗口点击右键，在弹出菜单中选择输入元件项 Insert →Symbol,将元件调入原理图编辑窗口中 3） 原理图文件存盘。选择菜单File →Save As,将此原理图存于刚才建立的目录 d:\adder 中，取名为h_adder.bdf 。 4） 建立原理图文件为顶层设计工程。然后将此文件h_adder.bdf 设定为工程。 5） 绘制半加器原理图。将元件放入原理图编辑窗口，按图1接好电路。
eda实验报告(四位全加器的实现)
eda实验报告(四位全加器的实现) 一、概述 本实验是基于EDA软件对四位全加器电路进行实现的过程。在EDA软件中，通过电路 图的设计和仿真，可以有效地判断电路的正确性，从而进一步改进设计方案。 二、实验过程 本实验的目的是实现四位全加器的电路。在四位全加器的电路中，需要实现三个输入 端口A、B和CIN，以及两个输出端口SUM和COUT。其中，SUM输出端口表示输入端口A和 B相加的结果，COUT输出端口则表示两个输入端口相加后的进位。 首先，在EDA软件中，使用电路图工具设计了四位全加器的电路。在电路图中，输入 端口和输出端口均使用标准连接器进行连接。在电路图中，使用四个完整加法器电路连 接起来，从而实现四位全加器电路的功能。 接着，对设计出的电路进行了仿真。仿真的过程中，需要给输入端口设置相应的电信号，以模拟实际应用中的电路电信号。通过观察仿真结果，可以判断输入端口和输出端口 的功能是否正确，从而判断电路图的设计是否正确。 最后，将完成的电路图经过PCB工具进行绘制。绘制完成后，将其导入到模拟工具中，进行实际电路的模拟测试。在测试过程中，需要将输入端口和输出端口分别连接到接口测 试架，并按照正常的电路连接方式进行测试。通过测试结果，可以判断电路图中所设计的 电路是否正确。同时，测试结果还能验证电路的可靠性和稳定性，从而进行后续改进。 三、实验结果 根据以上实验过程，在EDA软件中，成功设计了四位全加器电路，并进行了仿真和实 际测试。在测试结果中，电路功能正常，而输出端口的结果也与预期结果一致。经过多次 测试，电路的稳定性和可靠性也得到了验证。 四、结论 通过以上实验，得出如下结论： 1. EDA软件在电路设计和仿真方面具有很大的优势，能够极大地提高电路设计的效率和可靠性。 2. 在设计电路时，需要充分考虑各个输入端口之间的电路连接方式，以确保电路的 准确性和稳定性。
4位加减法并行运算电路(包括拓展8位)
4位加减法并行运算电路(包括拓展8位)
二○一二～二○一三学年第一学期 电子信息工程系 脉冲数字电路课程设计 报告书 班级：电子信息工程(DB)1004班 课程名称：脉冲数字电路课程设计 学时： 1 周 学生姓名： 学号： 指导教师：廖宇峰 二○一二年九月
一、设计任务及主要技术指标和要求 ➢ 设计目的 1. 掌握加/减法运算电路的设计和调试方法。 2. 学习数据存储单元的设计方法。 3. 熟悉集成电路的使用方法。 ➢ 设计的内容及主要技术指标 1． 设计4位并行加/减法运算电路。 2． 设计寄存器单元。 3． 设计全加器工作单元。 4． 设计互补器工作单元。 5． 扩展为8位并行加/减法运算电路（选作）。 ➢ 设计的要求 1． 根据任务，设计整机的逻辑电路，画出详细框图和总原理图。 2． 选用中小规模集成器件（如74LS 系列），实现所选定的电路。提出器材清单。 3． 检查设计结果，进行必要的仿真模拟。 二、方案论证及整体电路逻辑框图 ➢ 方案的总体设计 步骤一 因为参与运算的两个二进制数是由同一条数据总线分时串行传入， 而加法运算的时候需要两个数的并行输入。所以需要两个寄存器分别通过片选信号，依次对两个二进制进行存储，分别在寄存器的D c B A Q Q Q Q 端口将两个4位二进制数变成并行输出； 步骤二 为了便于观察置入两个4位二进制数的数值大小，根据人们的习惯，在寄存器的输出端，利用两个七段译码器将二进制数转化为十进制数； 步骤三 通过开关选择加/减运算方式； 步骤四 若选择加法运算方式，对所置入数送入加法运算电路进行运算；
即：9)1001()0110()0011(222==+ 【十进制：963=+】 又或：15)1111()0100()1011(222==+ 【十进制：15511=+】 步骤五 若选择减法运算方式，对所置入数送入减法运算电路进行运算； 即：2)0010()0101()0111(222 ==- 【十进制：257=-】 又或：10)1010()1101()0011(222=-=- 【十进制：10133-=-】 步骤六 为了便于观察最后的计算结果，以及对最后的计算结果的正确性能 做出快速的判断，根据人们的习惯，同上，将计算出的结果输入七段译码器进行译码显示。 ➢ 方案的讨论 【细节一】 用片选信号Load A / Load B 控制寄存器的时候，片选信号可以由数字开关实现，也可以由时序脉冲实现，考虑到实际器件中的运用，选择数字开关作为片选信号。 【细节二】 寄存器应设置有初始化置零（CLEAR 端口）功能，能对运算进行置零处理，增强对加/减寄存器的控制。 【细节三】 通过资料【】可以知道，减法可以转化成加法，进行运算，即 1)(++=+的反码B B A B A ，所以减法器可以在加法器的基础上完成。将减数 通过互补器进行运算，求出补码，即可以在加法器的基础上进行减法的运算。 【细节四】 利用数字开关来选择+/-的运算方式。 【细节五】 作十以内的加法运算的时候，结果可能是 0～18，然而译码器只能显示0～9的范围，所以需要增加一篇译码器，显示计算结果的十位，同时对计算的结果需要做一定的处理，使其各位能正常显示。 【细节六】 作减法运算的时候，会出现减数 A 小于被减数 B 的情况，这个时 候结果为负数，所以需要增设一位显示符号的译码器，对负号进行显示。另外个位显示的译码器只需要显示计算结果的绝对值，需要对计算结果进行取反处理。 【细节七】 作为结果显示的７段式数码管有两种接法，根据选择的数码管的 种类，决定数码管的连接方式，所以连接电路前，首先要判断数码管是共阴极还是共阳极。
4位全加器实验报告
4位全加器实验报告 篇一：四位全加器实验报告 实验一：四位全加器实验报告 实验日期：学生姓名：陆小辉（学号：25）指导老师：黄秋萍加法器是数字系统中的基本逻辑器件，是构成算数运算电路的基本单元。1位加法器有全加器和半加器两种。多位加法器构成方式有并行进位方式和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度较快；串行进位加法器是将全加器级联构成多位加法器。并行进位加法器通常比串行进位加法器占用更多的资源，随着位数的增多，相同位数的并行进位加法器比串行进位加法器的资源占用差距快速增大。因此，在工程中使用加法器时，要在速度与容量之间寻求平衡。 一、设计要求： 设计四位全加器，完成相应的功能。可采用并行进位方式和串行进位方式，可采用三种常用建模方式中的任意一种。 三、测试代码如(转载自：小草范文网:4位全加器实验报告)下： module text_fulladd4; 二、设计代码如下：（此处采用数据流建模） wire [3:0]sum; module fulladd4(sum,cout,a,b,cin); wire cout; output [3:0]sum; reg [3:0]a,b; output cout; reg cin; input [3:0]a,b; fulladd4 f1(sum,cout,a,b,cin);
input cin; initial assign {cout,sum}=a+b+cin; begin endmodule a=4'b0; b=4'b0; cin=1'b0; #210 $stop; end always #10 a=a+1; always #5 b=b+1; always #100 cin=cin+1;endmodule 四、仿真波形如下： 续图 篇二：4位全加器实验报告 数电第一次实验 通信1402 程杰 UXX13468 【实验目的】 采用ISE集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四进制全加器。【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】全加器 除本位两个数相加外，还要加上从低位来的进位数，称
数字逻辑4位二进制加法器实验
实验2 4位二进制加法器的设计 2．1 实验目的 进一步熟悉Quartus Ⅱ的基本操作方法，并利用原理图输入设计方法设计简单组合电路，掌握层次化设计的方法，通过4位全加器的设计掌握利用EDA 工具进行电子系统设计的流程。 2．2 原理提示 一个4位二进制加法器可以由4个全加器构成，各全加器之间的进位以串行方式实现，即将低位的进位输出CO 与相邻的高一位全加器的进位位Ci 相连，最低进位位接“0”。实验原理图如下。 2．3实验内容 采用Quartus Ⅱ基于图形的设计方法，在实验1的基础上，按层次化结构实现4位全加器的设计。完成原理图输入、编译、进行波形仿真验证。（仿真时要对所有输入、输出端进行）。 2．4实验步骤 （1） 为本项设计任务建立工程。 启动Quartus Ⅱ，新建一个工程，有关操作如下图。 将实验1中已设计好的原理图文件fualladd.bdf 拷贝到D:\0501\exp2下。在实验1中fualladd.bdf 是顶层设计文件，而在本实验中，fualladd.bdf 将作为底层设计文件使用。 ∑C i C o ∑C i C o ∑C i C o a 0b 0a 1b 1a 2b 2a 3b 3s 0s 1s 2s 3c o ∑C i C o 0
建立本工程的顶层设计。点击“File/New”→“Block Diagram/Schematic File”→“OK”，将Block1.dbf 另存为add4. dbf。add4. dbf是本工程的顶层设计文件。 （2）点击“File / Open…”将fualladd.bdf 文件打开。 （3）将fualladd.bdf制作成一个符号块，以便在add4. dbf中调用。点击“File / Create/Update / Create Symble Files For Currenf Fils”，弹出对话框（文件名一栏应出现fualladd.bsf），点击“保存”。于是，生成全加器的符号块文件fualladd.bsf。 （4）在add4. dbf的绘图区放置全加器符号。右击add4. dbf的绘图区，弹出浮动菜单，选择“Insert / Symbol…”弹出如下对话框：(在实验1中是怎样放置一个符号的？在这里也能用吗？试试看) 按图操作。结果在add4. dbf的绘图区放置了一个全加器符号。 （5）完成顶层设计。 按下图操作，完成4位二进制加法器的设计。存盘。 操作说明： 符号的旋转 右击待旋转的符号，弹出浮动菜单，选择“Rotate by Degrees / 90”可反时针旋转90°。
四位二进制8421BCD码加法器
课程设计报告 设计题目：四位二进制8421BCD码加法器 学院: 理学院 专业： 09电子信息科学与技术 班级： 1班 学号： 200931120102； 200931120103； 200931120105 姓名：陈俊宇陈明源邓坤勇 电子邮件: 1205335255@qq。com 时间: 2011年12月8日 成绩： 指导教师: 刘丹 华南农业大学
理学院应用物理系 课程设计（报告）任务书 题目四位二进制加法器 任务与要求: 运用电子器件和一些IC芯片设计一个四位二进制8421BCD码加法器。用以实现两个四位二进制数8421BCD码的加法通过数码管显示相加所得的两位十进 制数。用八个开关的开闭控制电平的高低，用高电平表 示1；用低电平表示0。将输入的高电平接入74LS283 加法器进行运算。得到的结果，分别将高低位输入 74LS248译码器输出到两个七段数码管.由数码管显示 加法结果得到的BCD码。学会数字信号芯片的原理和在 实际中的应用. 开始时间：2011年12月1日;结束时间：2011年12月 13日 四位二进制8421BCD码加法器 学生：陈俊宇，陈明源,邓坤勇；指导老师：刘丹
摘要:本设计通过八个开关将A3，A2，A1,A0和B3,B2，B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3，S2,S1,S0和向高位的进位C3各自分别通过一个 74LS248译码器，最后分别通过数码管实现二位BCD码显示。 关键词：加法器，译码器，数码管，ＢＣＤ码显示。 Abstract: the design through eight switch will A3， A2， A1， A0 and B3, B2, B1, B0 signal as addend and BeiJiaShu input four serial carry adder addition, will output signal S3, S2， S1, to carry high and S0 C3 their respective through a 74 LS248 decoder， finally, through the digital tube realize two BCD display。 Keywords: adder, decoder， digital tube, BCD display 总体方案论证和选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器分别译码十位和个位。而两个译码器可以选择74LS248作为译码输出。 加法器的选择： 全加器:能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加,求得和及进位的逻辑电路称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点:电路比较简单. 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器
4位二进制加法器解析
《电工与电子技术基础》课程设计报告 题目四位二进制加法计数器 学院（部）汽车学院 专业汽车运用工程 班级22020903 学生姓名郭金宝 学号2202090310 06 月12 日至06 月22 日共 1.5 周 指导教师（签字）
评语 评审人:
四位二进制加法器 一.技术要求 1.四位二进制加数与被加数输入 2.二位显示 二.摘要 本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。 关键字：74LS283 74LS247 BS204 三.总体设计方案的论证及选择 1.加法器的选取 加法器有两种，分别是串行进位加法器和超前进位加法器。串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。T692型集成全加器就是这种四位串行加法器。超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。因为它的这个优点我们选取超前进位加法器。超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
4位二进制数加法器实验
《电子线路设计、实验、测试》实验报告 实验名称：4位二进制数加法器实验 院系：电子信息与通信学院 专业班级：电信1401班 姓名：XXX 学号：xxxxxx 时间： 地点：南一楼 指导教师： 2016 年 4 月 13 日
4位二进制加法器实验 一.实验目的 1.熟悉ISE软件的使用 2.熟悉并初步掌握Verilog HDL描述电路的方法 3.掌握用仿真波形验证电路功能的方法 4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程 二.实验内容 用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。 三.实验原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图1为全加器的方框图。图2全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表1中所列。 表1 全加器逻辑功能真值表
图1 全加器方框图 图2 全加器原理图四位全加器 四位全加器 如图3所示，四位全加器是由半加器和一位全加器组建而成： 图3四位全加器原理图 四、实验步骤与要求 1.创建一个子目录，并新建一个工程项目。 2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。 3.对设计项目进行时序仿真，记录仿真波形图。 4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。 5.重新编译电路，并下载到FPGA器件中。改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。 6.根据实验流程和结果，写出实验总结报告，并对实验波形图和实验现象进行说明。 7.完成实验后，关闭所有的程序，并关闭计算机。 五.仿真和测试结果
用一位全加器设计一个四位的加法器
专业：计算机科学与技术班级：1班姓名：洪露露学号：090308013 实验二 一．实验目的： 用一位全加器设计一个四位的加法器 二. 实验内容 a.利用MAX+plusⅡ软件，对下图所示的逻辑图进行编译和仿真，并选择器件进行定时分析。 b. 利用一位全加器设计一个四位的加法器 三. 实验过程 (1) 在实验一做完的全加器的基础上，在原理图编辑窗口中插入所有四个全加器,将它们联接成一个四位的加法器。 (2) 为了使输入输出的线减少，可以使用总线加标号的画法。 (3) 将连接好的原理图保存在全加器的设计目录下。 (4) 将设计项目设置成工程文件(PROJECT),选择目标器件并编译; (5) 保存原理图文件，对其进行编译，仿真，用“模式1”配引脚，
下载到实验仪（具体的操作方法同实验一的相同，可以参考实验一的课件）。 (6) 选择波形编辑器文件,从SNF文件中输入设计文件的信号节点，列出并选择需要观察的信号节点； (7) 将仿真时的“end time”选项设为60us，并将标尺的尺度缩小。 (8) 把波形文件存盘，选择、运行仿真器； 带有引脚锁定的四位加法器原理图： 四位加法器的波形图 选用结构图1 , 引脚对应情况 实验板位置加法器信号通用目标器件引脚名目标器件EP1K30TC144引脚号
键1 a[3..0] PIO3-PIO0 12、10、9、8 键2 b[3..0] PIO7-PIO4 19、18、17、13 数码管7 s[3..0] PIO27-PIO24 67、65、42、41 发光二极管D7 c4 PIO38 83 （9）并编程下载,硬件测试逻辑功能 四．实验结果分析 该实验是用一位全加器设计一个四位加法器，就是当以二进制的形式输入两个四位数进行相加，得出进位和本位，再把进位跟下个本位相加在得出进位，以此类推，最终得出一个相加的结果。 五.遇到问题及解决方法 1．在编译原理图的时候会出现很多个错误提示，以至于无法对原理图编译成功。 解决方法：重新打开编辑好的原理图，查看输入输出处a[3..0],b[3..0]h 和s[3..0]这三个地方是否有两个点。 2在进行编译的时候系统提示找不到全加器的编译原理图，以至于没办法编译成功
四位加法器
电子线路课程 设计报告书 题目四位二进制加法器 专业班级自动化（1）班 学号 学生姓名 指导教师 2012年12 月20日
四位二进制加法器 一、设计任务与要求 1.四位二进制加数与被加数输入 2.二位LED二极管显示 二、方案设计与论证 二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。 设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i 是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。则和 s i=a i + b i + c i+a i b i c i (1) 进位 c i＋1=a i b i+a i c i+b i c i (2) 令 g i=a i b i， (3) p i=a i+b i, (4) 则 c i＋1= g i+p i c i (5) 只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要 a i+ b i=1，就会把 c i传递到i+1位，所以称p为进位传递函数。把(5)式展开， 得到 c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6) 随着位数的 增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~c n-1）算出以后，和也就可由（1）式得出。
四位加法器及3线-8线译码器设计
《EDA》课程设计 题目四位加法器及3线-8线译码器设计学号 姓名 班级 指导老师 2012 年 03月 01日
摘要 微电子技术，即大规模集成电路加工技术的进步是现代数字电子技术发展的基础。而现代电子技术的核心是EDA（Electronic Design Automation）技术。EDA技术就是依靠功能强大的电子计算机，在EDA 工具平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编辑、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。 EDA工具软件主要包括设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）及下载器5个模块。而本次课设则分两部分，一是以Altera公司的Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器；二是通过上机实验掌握Verilog HDL文本输入语言和设计法，学习用Verilog HDL语言设计3线-8线译码器的方法。
目录 一、概述 1.目的与要求 (04) 2.设计环境 (05) 二、4位加法器设计实现过程 1. 半加器的设计 (07) 2. 1位全加器的设计 (13) 3. 4位加法器的设计 (16) 4、3线—8线译码器的设计 (18) 三、收获与心得体会
一、概述 1目的与要求 1.1 设计目的： 通过对4位加法器的设计，以及3线—8线译码器的文本编辑，切实掌握Quartus7.2软件及Verilog HDL语言的使用方法。 1.2 要求 1.以Altera公司的Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器，该四位加法器由以下三个步骤完成： （1）采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果； （2）采用层次化原理图输入法设计1位全加器f_adder，生成元件符号，并仿真验证设计结果； （3）在1位全加器的基础上，设计4位加法器。 2、通过上机实验掌握Verilog HDL文本输入语言和设计法，学习用Verilog HDL语言设计3线-8线译码器的方法，掌握设计文本输入法的编辑、编译、仿真等操作方法。1.2设计环境 Quartus II 是Altera公司近几年推出的新一代、功能强大的可编辑逻辑器件（PLD）设计环境。它提供了PLD设计的综合开发环境，是PLD设计的基础。Quartus II集成环境支持PLD设计的设计输入、编辑、综合、布局、布线、时序分析、仿真、编程下载等EDA 设计过程。
EDA课程设计报告--四位加法器设计
《EDA》课程设计 题目：四位加法器设计 学号： 200906024245 姓名：梁晓群 班级：机自094 指导老师：韩晓燕 2011年12月28日—2011年12月30日
目录 摘要 ----------------------------------3 EDA简介 ---------------------------3 概述 ----------------------------------4 1.1目的与要求-------------------4 1.2实验前预习-------------------4 1.3设计环境 ----------------------5 四位全加器的设计过程 ----------5 2.1 半加器的设计-----------------6
2.2一位全加器的设计-----------9 2.3四位全加器的设计 ----------11 收获与心得体会 ----------------13 摘要 本文主要介绍了关于EDA技术的基本概念及应用，EDA设计使用的软件Quartus7.2的基本操作及使用方法，以及半加器、1位全加器和四位全加器的设计及仿真过程。 EDA简介 EDA的概念 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作.EDA是电子设计自动化
（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。 EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照
4位超前进位加法器设计讲解学习
4位超前进位加法器 设计
、、 模拟集成电路分析与设计课程设计报告 题目4位超前进位加法器设计 学院（部）电控学院 专业电子科学与技术 班级 学生姓名 学号
前言 20世纪是IC迅速发展的时代。计算机等信息产业的飞速发展推动了集成电路（Integrated Circuit—IC）产业。大多数超大规模集成电路（Very Large Scale IC—VLSI）在日常生活中有着广泛的应用。在这些广泛应用的运算中，加法器是组成这些运算的基本单元。在高性能微处理器和DSP处理器中，加法器的运算时间至关重要。加法器运算常常处于高性能处理器运算部件的关键路径中，特别是在算术逻辑单元中加法器的运算时间对处理器的速度起着决定性的作用。随着微处理器的运算速度越来越快，对快速加法器的需求也越来越高。 当今，加法器的设计面临两大课题，首先是如何降低功耗。随着便携式IC产品例如MP3播放器，手机和掌上电脑等的广泛使用，要求IC工程师对现有运算模块的性能作进一步改进，尤其是在电路的功耗和尺寸方面。由于现在相应的电池技术难以和微电子技术的发展速度匹敌，这使得IC设计师遇到了许多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。因此，这使得研究低功耗高性能加法单元持续升温。另一方面就是如何提高加法器的运算速度。因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如超前进位加法器曼彻斯特加法器、进位旁路加法器、进位选择加法器等。它们都是利用各位之间的状态来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。 本文首先介绍了的加法器的类型以及其工作原理，然后重点分析了超前进位加法器的组成结构、结构参数以及