VLSI自动布局布线(APR)设计

VLSI自动布局布线(APR)设计

实验教材

大规模集成电路设计教学实验室

前言

在电子技术高速发展的今天，电子产品的应用领域日益广泛，小巧灵活的集成电路芯片以其体积小、成本低等特点普遍受到商家和消费者的宠爱，而这也给芯片设计者提出了更高的要求。客户们希望IC芯片的功耗更低、速度更快、体积更小、性能更稳定、价格更便宜，更重要的是开发周期更短。

在微电子工艺技术不断推陈出新的同时，IC芯片的复杂程度也随之增加。目前一些先进的处理器芯片已达到了8层金属立体布线，最小线宽也达到了深亚微米以下，可以说如果用手工布线的方式完成这么复杂的芯片几乎是不可能的。另外，有许多工艺线厂家都提供经过验证的IP核和标准单元库，作为设计者没有必要每一个模块都亲历亲为，直接选用适当的IP来搭建自己的设计可以大大的缩短芯片面世的时间。现在有许多EDA软件公司都开发了相应的EDA软件，借助快速的算法、简洁的操作来辅助IC设计师完成设计中繁重复杂的工作。一个项目的成功与否与设计者对EDA软件的熟悉程度息息相关。

本书结合EDA软件的使用，讲述数字IC项目从设计到流片的整个过程，力求学员通过对本书的学习能够对数字IC设计的项目流程有一个清晰的认识、掌握一些常用EDA软件的使用方法。

鉴于作者的水平，书中若有不妥之处，请广大读者批评指正。

目 录

第一章Sun Solaris操作系统的基本操作以及EDA软件Cadence 的基本结构

1.1 硬件平台Sun工作站系统 (4)

1.1.1 工作站登陆 (5)

1.1.2 Solaris系统常用命令 (5)

1.2 Cadence EDA产品简介 (7)

第二章TOP-DOWN设计流程 (9)

第三章 RTL级硬件描述语言源程序的Ambit综合 (12)

3.1Ambit启动和文件输入 (12)

3.2时序约束 (14)

3.3 层次化与设计优化 (16)

第四章 数字系统的自动布局布线流程 (18)

4.1 SE环境启动及文件输入 (18)

4.2 整体布局 (21)

4.3 电源、地的布线 (24)

4.4 单元放置 (25)

4.5 布线 (27)

附录 实验报告模板 (30)

第一章Sun Solaris操作系统的基本操作

以及EDA软件Cadence的基本结构

随着集成电子技术的发展，数字系统的设计朝着容量大、功能强、体积小、重量轻的方向发展，在TOP-DOWN的设计流程里，除了系统的行为描述外，其余设计几乎都可以在人为控制下由EDA软件自动完成，从而大大的缩短系统的设计周期，提高竞争力。故而，对EDA工具的掌握程度对项目的成功与否起着至关重要的作用。为顺利的完成设计任务，更好的掌握和使用EDA软件，设计者需要对软件所在平台有所认知，以下将对Sun工作站系统和EDA工具Cadence作简单的介绍。

︴1.1硬件平台Sun工作站系统

Sun Microsystems公司,自1982年成立以来，凭着"网络就是计算机"这一远见卓识使该公司在全球享有今天这一优势地位，成为向Net注入活力、为全球公司提供最具实力的硬件、软件与服务的领先供应商。进入新世纪，Sun又提出了“把网络效应提高到极致”的崭新理念，以推动网络经济的发展。Sun公司的年营收额已达192亿美元，足迹遍及170多个国家。此次用于实验的硬件平台就是建立在Sun Ultra10上的，Ultra 10 工作站经济实惠，性能稳定，是EDA 平台的理想之选。

︴1.1.1 工作站登陆

为了维护工作站的系统安全及数据安全，在使用工作站资源前需要用已经授权的账号登陆：

在登陆提示窗“option”中为Language选择C-----POSIX项，为Session选择Common DesktopEnvirnment(CDE)项，输入用户名，并在随后的密码输入框内填入密码,注意大小写，另外，在密码输入时，出于安全保护，屏幕上将无任何变化，只有输入完毕敲下回车键后，系统才会检测输入是否正确。

︴1.1.2 Solaris系统常用命令

进入CDE环境之后，按住鼠标右键选tools/terminal，在弹出的终端控制台内，我们会看到hostname>这样的提示符(此处的hostname依你所使用的主机不同而不同,本书中暂以hostname代替,此后不再附加说明),以后将用到的许多系统命令或是软件启动命令都将在这个窗口下输入。

z列表命令：

命令格式：ls [option] file

-l 显示详细列表

域1 ：文件类型和文件权限

域2 ：文件连接数

域3 ：文件所有者名字

域4 ：文件用户组名字

域5 ：文件长度

域6-8 ：最近修改日期

域9 ：文件名

-a 显示所有文件，包含隐藏文件（以. 起头的文件名）

-R 显示文件及所有子目录

-F 显示文件（后跟*）和目录（后跟/）

-d 与l选项合用，显示目录名而非其内容

z新建文件夹和删除文件夹/文件的命令：

命令格式： mkdir directory-name

建立工作所需的文件夹：如hostname> mkdir work↓

建立一个存放源文件的文件夹：如hostname>mkdir verilog↓ 命令格式： rm [-r] filename

删除一个文件，如hostname>rm file↓

删除一个文件夹，如hostname>rm –r work↓

注意，用命令行删除的文件和文件夹执行速度快但文件一经删除将无法恢复，因此在使用该命令前要确认是否真的要删除该文件。为了避免误操作，在删除文件的时候也可采用选中文件点右键删除至垃圾箱的方法，此方法删除的文件可在垃圾箱中找回。z文档复制

命令格式： cp [-r] source destination

cp -r dir1 dir2 (recursive copy) 复制整个目录.

若目录 dir2 不存在，则将目录dir1，及其所有文档和子目录，复制到目录 dir2 下，新目录名称为dir1.若目录dir2不存在，

则将dir1，及其所有文档和子目录，复制为目录 dir2.

z文件移动

命令格式： mv source destination

mv dir1 dir2 若目录 dir2 存在，则将目录 dir1，及其所有档案和子目录，移到目录 dir2 下，新目录名称为 dir1. 若目录 dir2 不存在，则将dir1，及其所有文档和子目录，更改为目录 dir2.

︴1.2 Cadence EDA产品简介

Cadence 公司成立于1988年，公司总部位于美国加州的圣荷塞市，有近5100名员工，在全球60多个国家和地区都设立了销售机构与研究开发中心，是全球最大的EDA(电子设计自动化)产品、程序方案服务和设计服务的供应商。

自1991年以来， Cadence 公司在国际EDA市场中销售业绩稳居第一。在全世界， Cadence 公司的客户遍布于计算机、半导体、通讯、航天、航空、消费电子和军用电子等诸多应用领域。AMD、SONY、NEC、三星电子、爱立信、摩托罗拉和菲利浦等公司均将Cadence电脑软件作为其全球设计的标准。

客户使用Cadence软件已成功地完成了3万多个IC设计和20多万个设计系统,如Sun公司的UltraSPARC芯片、MEPS公司的RISC 芯片、DEC公司划时代的Alpha芯片、HP公司的CRX-24三维图形卡等。

Cadence的软件在IC行业的EDA软件，前端包含硬件描述语

言的输入、仿真，原理图的输入、仿真，后端包含综合、自动布局布线及版图编辑、验证等模块，各个模块中又包含许多为不同的客户需求而设计的个性化EDA产品。

这次实验要作的是现在ASIC行业里较为先进的TOP-DOWN的数字系统设计流程，主要会用到Cadence的verilog仿真工具NC_Verilog、ASIC综合工具Ambit、版图自动布局布线工具SE、图形化版图编辑LayoutVirtuoso和验证工具Diva。通过这个实验，学员可以对TOP-DOWN的设计流程有一个整体的把握，并学会相关EDA软件的使用技能，能够起到很好的学以致用的目的。

第二章 TOP-DOWN 设计流程

TOP-DOWN 的设计方法是从系统总体出发，将自上至下的将设计

模块化，最后完成整个硬件系统的设计，为了让学员们对TOP-DOWN

的设计流程有一个更为直观的了解，以下结合TOP-DOWN 设计流程图

对该流程做简要介绍。

在上图中 内的是相应处理过程中所需要的资源,而-------之间的内容是各个部分可选用的EDA软件。在其他课目中，对系统算法级的仿真以及硬件描述语言（HDL）的代码生成及仿真已有详细的讲解，故而本书中不做介绍。

当HDL的行为级仿真通过之后，就可以进行ASIC逻辑综合了。所谓ASIC逻辑综合是指在工艺库的基础上通过映射和优化过程，把设计的RTL级描述转换成与工艺密切相关的门级网表。在综合过程中，设计者可以根据自己的需要加入时序约束或驱动负载约束等，使综合结果合乎设计的要求。在ASIC逻辑综合上Cadence公司的AMBIT BuildGates 和Synopsys公司的DesignCompiler都是经过无数验证，切实可用的工具，一般来说工艺厂商也多会提供针对这两种工具的单元库，而且在Cadence中有一个专用的接口模块用于与Synopsys DC 接口，可实现数据的无缝交换。在本实验中，将使用 Cadence公司的AMBIT BuildGates来完成综合。

当综合结束后为了及早的发现错误排除错误，可以进行门级估算时序仿真，如果结果有错误就可以马上回到代码设计纠正错误，直到仿真结果符合要求。本实验采用在Cadence公司的NC_Verilog中带入综合生成的标准延时文件（*.sdf）和门级网表的方法进行综合后仿真。

接下来流程转入版图设计，在SE（Silicon Ensemble）环境下，可以将综合生成的网表读入并与工艺物理信息库及时序库配合，进行整个芯片的布局布线。布局布线走通后，可得到一个初步的版图。为

了验证实际布线后寄生效应对设计的影响是否会导致时序出错，必须做版图后仿真，仿真的方法与综合后仿相同。另外，版图必须在随后的DRC、LVS中进行修正，将SE中查不出来或不容易修改的错误改正后，才能保证版图不违背设计规则、无电气错误。在这种情况下，对由版图提取出来的管级SPICE网表仿真才有意义，否则一旦出错，设计者就不能排除线路连接错误的可能。

以上对TOP-DOWN的整个流程作了一个简单的概念性的介绍，在随后的章节我们会就综合、布局布线、版图验证各模块做详细介绍。

第三章RTL级硬件描述语言源程序的Ambit综合 在前面的章节中，学员们已经对逻辑综合有了一个大致的理解，在这一章里,将就ASIC逻辑综合的具体步骤作详细的介绍。并且我们将用一个实际例子来进行讲解。

︴3.1 文件输入

1.打开命令输入窗口。在工作站上登陆，并打开一个Terminal。

2.进入综合环境。在命令提示符hostname>下输入 ac-shell

–gui&↓,这时就会弹出一个如下图所示的窗口,这个窗口就

是Cadence中AMBIT综合工具的图形界面。

3.综合库加载。 综合库是由工艺厂商提供，库里描述了各个基

本单元的结构和时序、功耗信息。不同的综合工具对综合库

的格式有不同的要求，在Cadence的综合工具Ambit中，综合库格式是以后缀.ALF表明。如下图

4.设计文件输入。现在输入我们设计文件，设计文件可能有多

个，而且可能还有调用关系。因此，所有相关的设计文件都必须要输入，当然，功能仿真的激励文件除外。如下图

︴3.2 时序约束

在执行下一步之前，首先要加入设计的各种时序要求，如时钟周期，时钟，数据初始化达到高电平的时间等各种限制条件，从而使综合后的时序能够满足我们事先设定的要求。

我们可以反复修改各种约束条件，使综合后的文件最终通过后端时序仿真。上面的各种约束可以全部写入以.TCL为后缀的文件中。我们通过导入TCL文件，完成我们所需要的各种约束要求。我们所需要的各种约束条件的设定命令，可以根据自己的需要参考帮助文件得到。

常用的约束命令有：

z set_top_timing_module 用于指定顶层时序模块。优化操作将针对指定的模块和其底层模块进行优化。该命令将直

接对后面的操作产生影响。

格式：set_top_timing_module top

z set_clock 用于指定全局的理想系统时钟。在设计中必须指定理想时钟这一全局变量作为所有信号时序的参考量。

在纯组合逻辑的设计中没有必要指定ideal clock，在单

时钟设计中set_clock只调用一次，而在多时钟的设计中

要对所有的系统时钟进行定义。

格式：set_clock clock_name

{[-period period]|[waveform{lead_time

trail_time}]}

z set_clock_arrival_time 用于定义相对于理想时钟

时，实际时钟到达设计输入端的时间关系。

格式：set_clock_arrival_time -clock clock_name

[-early | -late] [-rise rise_time] [-fall fall_time] [-pos | -neg] [-bidi_input |

-bidi_output] pin_list

z set_data_arrival_time 用于定义数据信号到达数据输入端的绝对时间，即相对于时间零点及时，而不是以理想

时钟为参考点。

格式：set_data_arrival_time [-clock clock_name]

[-lead | -trail] [-early | -late] [-rise |

-fall] [-bidi_input | -bidi_output] time

pin_list

z set_data_required_time 用于表示输出端信号稳定所需要的时间。

格式：set_data_required_time [-clock clock_name]

[-lead | -trail] [-early | -late] [-rise |

-fall] [-bidi_input | -bidi_output] time

pin_list

z set_opration_conditions 用于指定设计工作条件，如工艺、温度、电压等。

格式：set_operating_condition [-library

library_name] operating_condition_name [-pvt {min | typ | max}]

约束文件的添加方法如图所示：

︴3.3 层次化与设计优化

最后的工作是建立层次结构和优化，生成我们所需要的电路图。执行build_genenic和optimize命令，然后双击顶层单元名，出现下图：

现在就可以将综合后的文件导出成为verilog网表，该网表将用于以后的自动布局布线中。执行write_ver -hier 文件 命令，输出综合结果，参数－hier是为了使输出的文件具有层次

化结构。如图

第四章 自动布局布线

我们将使用CADENCE公司的SE，进行自动布局布线。SE是IC业内比较优秀一种深亚微米的自动布局布线工具，功能强大，操作简单。下面我们就来它来做自动布局布线实验。

︴4.1 SE环境启动及文件输入

1、在命令窗口中输入sedsm –m=72 打开SE工作界面。参数－m 是设定占用内存比例。 数值越大，占用内存就越多。如图

2、自动布局布线工具和综合工具一样，首先都必须装载库文件。该库文件也是工艺厂商提供，而且布局布线的库文件要尽可能和综合库文件来自同一个厂商，否则，在布局布线时会出问题。打开FILE—IMPORT—LEF，输入SE工具所需要的库文件，该库文件的后缀为.lef。如图

3：下面我们将加载时序文件，该文件也是由工艺厂商提供，此文件详细的列出了库文件中的各个单元的时序数据，每个输入到各个输出的时间延时等。打开FILE—IMPORT—TIMING LIBRARY 加载时序文件。如图

4：前面的装载都是基本的库文件，是每种自动工具所必须的过程。现在加载我们的设计文件，也就是上面我们综合后输出的结果文件。打开FILE—IMPORT—VERILOG 加载综合了的设计文件。在这里我们要特别注意TOPMOUDLE名,如果你不确定是什么名字，最好打开综合结果文件看看，否则你很可能输入的不是顶层文件的模块名，而是众多模块中的一个小模块名，这总情况下。SE并不会报错。

如图