VHDL课程设计实验报告

华北电力大学

实验报告

实验名称：电子设计自动化

课程名称：静态显示8位二进制乘法器专业班级：学生姓名：

学号：指导老师：

实验日期：2011-11-12~~~2011-11-13

一、设计内容及要求

1、内容

2、要求

二、总体框图

1、电路的总体框图

2、框图的说明

3、设计思路

三、程序代码设计及分析

四、总体设计电路图

1、总体原理图

2、仿真波形图

3、管脚分配图

五、实验总结

静态显示8位二进制乘法器

一、设计内容及要求

1、内容：利用移位相加原理设计一个8位二进制乘法器。

2、要求：用VHDL编写代码，下载验证，并用8段数码管显示乘数和乘积。

二、总体框图

（电路的总体框图）

1、说明:此电路由七部分组成，分别是控制器、锁存器、

寄存器、乘法器、加法器

1、控制器是一个乘法器的控制模块，用来接受实验系统上的连续脉冲。

2、锁存器起锁存的作用，它可以锁存8位乘数。

3、移位寄存器起移位的作用，便于被乘数可以逐位移出。

4、乘法器功能类似一个特殊的与非门。

5、加法器用于8位乘数和高8位相加。

2、设计思路

本乘法器由五个模块组成，其中ARICTL是乘法运算控制电路，它的START 信号上的上跳沿与高电平有2个功能，即16位寄存器清零和被乘数A[7...0]]向移位寄存SREG8B加载；它的低电平则作为乘法使能信号，乘法时钟信号从ARICTL的CLK输入。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，一位乘法器ANDARITH 打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，一位乘法器全零输出。如此往复，直至8个时钟脉冲后，由ARICTL的控制，乘法运算过程自动中止，ARIEND输出高电平，乘法结束。此时REG16B的输出即为最后的乘积。

六、程序代码设计及分析

library ieee; //8位乘法器顶层设计属总构造体，实现乘法运算

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity yx is

port( clk:in std_logic;

sta:in std_logic;

m,n:in std_logic_vector(7 downto 0);

dout:out std_logic_vector(15 downto 0);

arch:out std_logic);

end;

architecture stc of yx is

component jiaba is

port( c:in std_logic;

m,n:in std_logic_vector(7 downto 0);

s:out std_logic_vector(7 downto 0);

jg:out std_logic);

end component;

component cf is

port( ain:in std_logic;

din:in std_logic_vector(7 downto 0);

dout:out std_logic_vector(7 downto 0));

end component;

component cfkz is

port( clk,sta:in std_logic;

clkout,rst,arch:out std_logic);

end component;

component sw is

port( clk,clr:in std_logic;

d:in std_logic_vector(8 downto 0);

q:out std_logic_vector(15 downto 0));

end component;

component sr is

port( clk,ld:in std_logic;

din:in std_logic_vector(7 downto 0);

qb:out std_logic);

end component;

signal gint, ck, al, db:std_logic;

signal acd :std_logic_vector(7 downto 0);

signal cn :std_logic_vector(8 downto 0);

signal rt :std_logic_vector(15 downto 0);

begin

dout<=rt; gint<='0';

u1:cfkz port map( clk,sta,ck,al,arch);

u2:sr port map(ck,al,n,db);

u3:cf port map(db,m,acd);

u4:jiaba port map(gint,rt(15 downto 8),acd,cn(7 downto 0),cn(8)); u5:sw port map(ck,al,cn,rt);

end architecture stc;

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all; //四位二进制并行加法器

entity jia is

port( c:in std_logic;

m,n:in std_logic_vector(3 downto 0);

s:out std_logic_vector(3 downto 0);

jg:out std_logic);

end;

architecture yi of jia is

signal sint,mm,bb:std_logic_vector(4 downto 0);

begin

mm<='0' & m; //并置运算

bb<='0' & n;

sint<=mm+bb+c;

s<=sint(3 downto 0);

jg<=sint(4);

end;

library ieee; //由两个四位二进制并行加法器级联而成的八位二进制加法器; use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity jiaba is

port( c:in std_logic;

m,n:in std_logic_vector(7 downto 0);

s:out std_logic_vector(7 downto 0);

jg:out std_logic); //输出

end;

architecture yi of jiaba is

component jia //对要调用的元件八位加法的端口进行说明

port( c:in std_logic;

m,n:in std_logic_vector(3 downto 0);

s:out std_logic_vector(3 downto 0);

jg:out std_logic);

end component;

signal car: std_logic;

begin

u1:jia port map(c,m(3 downto 0),n(3 downto 0),s(3 downto 0),car);

u2:jia port map(car,m(7 downto 4),n(7 downto 4),s(7 downto 4),jg); end;

library ieee; //一位乘法器;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cf is

port( ain:in std_logic;

din:in std_logic_vector(7 downto 0);

dout:out std_logic_vector(7 downto 0));

end;

architecture yi of cf is

begin

process(ain,din)

begin

for i in 0 to 7 loop

dout(i)<=din(i) and ain; //对一或零的与

end loop;

end process;

end;

library ieee; //实现乘法的控制

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cfkz is

port( clk,sta:in std_logic;

clkout,rst,arch:out std_logic);

end;

architecture yi of cfkz is

signal cout:std_logic_vector(3 downto 0);

begin

rst<=sta;

process(clk,sta)

begin

if sta='1' then cout<="0000"; //从零开始

elsif clk'event and clk='1' then

if cout<8 then //小于8则计数，等于8则表明乘法运算已经结束

cout<=cout+1;

end if;

end if;

end process;

process(clk,cout,sta)

begin

if sta='0' then

if cout<8 then

clkout<=clk; arch<='0'; //为一的时候计算出结果

else clkout<='0'; arch<='1';

end if;

else clkout<=clk; arch<='0';

end if;

end process;

end;

library ieee; //锁存器

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity sw is

port( clk,clr:in std_logic;

d:in std_logic_vector(8 downto 0);

q:out std_logic_vector(15 downto 0));

end;

architecture yi of sw is

signal rs:std_logic_vector(15 downto 0);

begin

process(clk,clr)

begin

if clr='1' then rs<="0000000000000000";

elsif clk'event and clk='1' then

rs(6 downto 0)<=rs(7 downto 1);

rs(15 downto 7)<=d;

end if;

end process;

q<=rs;

end;

library ieee; //8位右移寄存器

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity sr is

port( clk,ld:in std_logic;

din:in std_logic_vector(7 downto 0);

qb:out std_logic);

end;

architecture one of sr is

signal re:std_logic_vector(7 downto 0); begin

process(clk,ld)

begin

if clk'event and clk='1' then

if ld='1' then re<=din;

else re(6 downto 0)<=re(7 downto 1);

end if;

end if;

end process;

qb<=re(0);

end;

三、总体设计电路图

1、总体原理图

2、仿真波形图

3、管脚分配图

试验箱验证，用ACEX1K EP1K30QC208-3芯片验证

四、实验总结

两天的课程设计在忙碌中过去了，真的有许多的感触，有喜有优！

首先，通过这次课程设计，加深了我对VHDL知识的理解，让我对它有了更浓的兴趣，特别是每一次调试的成功，那种感觉真好；其次，是通过这次课程设计，使我懂得了理论跟实际的结合很重要，因为理论的东西真的很枯燥，但是当你把这知识运用到实际中，你才能体会到学习它的乐趣；还有，通过与同学老师的交流，克服难题的同时，感受其中融融的和睦！

最后，忠心地感谢同学们的帮助及老师辛勤的付出！