电子技术课程设计-数字时钟的设计

电子技术课程设计报告

题目：数字时钟的设计

专业：应用电子技术

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设计日期：

摘要本文针对简易数字钟的设计要求，提出了两种整体设计方案，在比较两个方案的优缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合调试，并最终在EWB 下仿真通过。

关键词数字钟，EWB，74LS160，总线，三态门，子电路

一、引言

所谓数字钟，是指利用电子电路构成的计时器。相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时，定时报闹等功能。

设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。

二、任务分析

能按时钟功能进行小时、分钟、秒计时，并显示时间及调整时间，能整点报时，定点报时，使用4个数码管，能切换显示。

三、总体设计

本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。

方案一、采用异步电路，数据选择器

将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下：

该方案的优点是模块内部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路，计数在59的时候，高一级马上进位，故本次设计不采用此方案。

方案二、采用同步电路，总线结构

时钟信号分别加到各个模块，各个模块功能相对独立，框图如下：

控制总线

该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，本次设计采用此方案。

综上所述，本次设计采用方案二。秒计数和分计数为60进制，时计数为24进制，为了简化设计，秒和分计数采用同一单元。控制模块有两部分，一为实现调整切换，二为实现显示切换。现对本方案中的各个主要功能模块的接口定义如下：

1.60进制模块（电路图中模块名称为60count，下同。）

2.24进制模块（24count）

3.闹钟模块（60clock，24clock）

4.控制模块（fun，func）

至此，本阶段就结束了。在上面的接口定义中，也可以发现，各个模块的独立性是很强的，这样的结构使得以后的扩展很容易。

四、详细设计

在上一阶段进行总体设计完成后，现在就可以分开独立的完成各个功能模块了。本阶段主要问题在于计数器的设计，计数部分需要24进制和60进制计数器，控制部分需要循环计数器。由于标准集成计数器没有所需进制，需要编程实现。

首先，需要选择使用集成芯片，总体思路是在满足所需功能前提下，能是电路尽可能简单。有以下方案：

1.采用74160

该芯片管脚及功能表如图所示：74160为异步复位，同步置数，ENP，ENT同时为一时才可以计时，其中之一为高电平时，则保持。RCO产生进位信号。74160相对于其他芯片来说，功能较少，使用简单，但是也因功能简单导致在实现数字钟的某些特定功能时需要加入比较多的附加电路。如74160没有减计数的功能，须寻求其他方法来解决，设计较复杂。，由于不准备设计减计数，在功能能满足要求的前提下，该芯片使用简单，适合此次设计。

2.采用74190

芯片管脚图及真值表如图所示：可知，74190上升沿触发，由U/D’控制加减计数，有异步置数段ＬＯＡＤ，没有复位端，ＲＣＯ输出低电平的进位或借位信号，ＭＡＸ／ＭＩＮ在为９或０时输出高电平，ＣＴＥＮ高电平时保持。74190的功能相当强，但也因此使用复杂，不利于电路的简化，且该芯片没有复位端，不利于某些功能的实现。由于本次设计不使用加减计数，该芯片有较多多余功能，不采用。

3.采用74192

管脚图和真值表如图所示：可知，74192上升沿触发，由ＵＰ，ＤＯＷＮ两管脚控制加减计数，有异步

置数端ＬＯＡＲ和异步复位端ＣＬＲ，ＢＯ’和ＣＯ’

分别输出高电平表示加进位和减进位。74192功能可以

完成本次设计目标，但如果不设计减计数的话则有许

多多余管脚，使用复杂，基于简单原则，本设计不采

用。

综上所述，本次设计采用74160作为主要芯片。

本次设计还要使用循环计数器，采用74160与74138构成。74138的管脚图和真值表如图：输出信号中只有一条为低电平，其余为高电平，与74160组合使用后，可产生满足要求的控制信号。

至此，可以根据总体设计中对子模块的定义，对各个模块进行单独设计了。设计过程中可对单个模块进行调试，调试通过后，打包成模块（子电路），方便以后使用。

(详细电路图附在文后)

五、组装电路并调试

在经过前面几个阶段的设计后，数字钟的各个模块已经设计完毕，根据总体设计时的方案框图，将各个子电路组合起来，加入1Hz的时钟信号，对电路进行总体测试。

经测试，电路可以正常计时，并显示，调整无误。将时间调整到23：59，闹钟调到00：01分，进行测试，时钟进位正常，有整点报时，报时为3短1长，闹铃正常，响铃持续1分钟，中间可按调整键关闭闹铃。

六、缺陷及改进

1.只能进行加调整，要进行减调整几乎不可能在现有电路基础上改进，只能重新设计，

这是一开始就没考虑到的。

2.分钟和秒使用同一功能模块，简化了设计，但对秒计时来说，该模块有较多不需要的

功能，在实际生产的时候，应该分开设计。

3.为了方便使用，可以将控制模块输出的控制信号接到LED指示灯上，指明当前所在

的状态。

七、心得体会

经过长达两个星期的设计与思考，最终在EWB上完成了数字钟的模拟。其间遇到了许多问题，但最后都一一得到解决。现将心得体会总结如下：

1.设计初期要考虑周到，否则后期改进很困难。应该在初期就多思考几个方案，进行比

较论证，选择最合适的方案动手设计。总体设计在整个设计过程中非常重要，应该花较多的时间在上面。

2.方案确定后，才开始设计。设计时，多使用已学的方法，如列真值表，化简逻辑表达

式，要整体考虑，不可看一步，做一步。在整体设计都正确后，再寻求简化的方法。

3.在设计某些模块的时候无法把握住整体，这时可以先进行小部分功能的实现，在此基

础上进行改进，虽然可能会多花一些时间，但这比空想要有效的多。

4.尽可能是电路连线有序，模块之间关系清楚，既利于自己修改，也利于与别人交流。

如果电路乱的连自己都看不懂，那还如何改进和扩展。

5.很多难点的突破都来自于与同学的交流，交流使自己获得更多信息，开拓了思路，因

此要重视与别人的交流。

6.应该有较好的理论基础，整个实验都是在理论的指导下完成了，设计过程中使用了许

多理论课上学的内容，如真值表、卡拉图等。本次设计把理论应用到了实践中，同时通过设计，也加深了自己对理论知识的理解和掌握。

参考资料

[1] EWB5.0 自带帮助文档

[2] 清华大学教研组编，阎石主编：《数字电子技术基础》（第四版），北京，高等教育出

版社，2004年

附录一使用说明

1.调整时间

按L键切换到调整小时，或调整分钟，按J键调整。

2.调整闹钟

按L键切换到调整闹钟小时，调整闹钟分钟，按J键调整。

闹铃时候，按J键可以关闭闹铃。

3.切换显示

按T键切换显示秒，闹钟。

附录二电路图