晶圆制程工艺学习

晶圆制程工艺学习
晶圆制程工艺学习

晶圆(Wafer)制程工藝學習

晶圆(Wafer)的生产由砂即(二氧化硅)开始,经由电弧炉的提炼还原成冶炼级的硅,再经由盐酸氯化,产生三氯化硅,经蒸馏纯化后,透过慢速分解过程,制成棒状或粒状的「多晶硅」。一般晶圆制造厂,将多晶硅融解后,再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长,重公斤的8吋硅晶棒,约需2天半时间长成。经研磨、拋光、切片后,即成半导体之原料晶圆片。

光学显影

光学显影是在光阻上经过曝光和显影的程序,把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率,更在 IC 制程的进步上,扮演着最关键的角色。由于光学上的需要,此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。

干式蚀刻技术

在半导体的制程中,蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻(又称为电浆蚀刻)是目前最常用的蚀刻方式,其以气体作为主要的蚀刻媒介,并藉由电浆能量来驱动反应。

电浆对蚀刻制程有物理性与化学性两方面的影响。首先,电浆会将蚀刻气体分子分解,产生能够快速蚀去材料的高活性分子。此外,电浆也会把这些化学成份离子化,使其带有电荷。

晶圆系置于带负电的阴极之上,因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时,会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻,而后者也是干式蚀刻的重要角色。

基本上,随着所欲去除的材质与所使用的蚀刻化学物质之不同,蚀刻由下列两种模式单独或混会进行:

1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后,将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面,并透过抽气动作将其排出。

2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键,进而将晶圆表面材质分子一个个的打击或溅击(sputtering)出来。

化学气相沉积技术

化学气相沉积是制造微电子组件时,被用来沉积出某种薄膜(film)的技术,所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时,包含有被沉积材料之原子的气体,会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时,会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。

CVD制程产生的薄膜厚度从低于微米到数微米都有,不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有:

■二气化硅(通常直接称为氧化层)

■氮化硅

■多晶硅

■耐火金属与这类金属之其硅化物

可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层(plasmas nitride dielectrics)是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜:内层介电层(ILD)、内金属介电层(IMD)、以及保护层。此外、金层化学气相沉积(包括钨、铝、氮化钛、以及其它金属等)也是一种热门的CVD应用。

物理气相沉积技术

如其名称所示,物理气相沉积(Physical Vapor Deposition)主要是一种物理制程而非化学制程。此技术一般使用氩等钝气,藉由在高真空中将氩离子加速以撞击溅镀靶材后,可将靶材原子一个个溅击出来,并使被溅击出来的材质(通常为铝、钛或其合金)如雪片般沉积在晶圆表面。制程反应室内部的高温与高真空环境,可使这些金属原子结成晶粒,再透过微影图案化(patterned)与蚀刻,来得到半导体组件所要的导电电路。

解离金属电浆(IMP)物理气相沉积技术

解离金属电浆是最近发展出来的物理气相沉积技术,它是在目标区与晶圆之间,利用电浆,针对从目标区溅击出来的金属原子,在其到达晶圆之前,加以离子化。离子化这些金属原子的目的是,让这些原子带有电价,进而使其行进方向受到控制,让这些原子得以垂直的方向往晶圆行进,就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的结构进行沟填,以形成极均匀的表层,尤其是在最底层的部份。

高温制程

多晶硅(poly)通常用来形容半导体晶体管之部分结构:至于在某些半导体组件上常见的磊晶硅(epi)则是长在均匀的晶圆结晶表面上的一层纯硅结晶。多晶硅与磊晶硅两种薄膜的应用状况虽然不同,却都是在类似的制程反应室中经高温(600℃至1200℃)沉积而得。

即使快速高温制程(Rapid Thermal Processing, RTP)之工作温度范围与多晶硅及磊晶硅制程有部分重叠,其本质差异却极大。RTP并不用来沈积薄膜,而是用来修正薄膜性质与制程结果。RTP将使晶圆历经极为短暂且精确控制高温处理过程,这个过程使晶圆温度在短短的10至20秒内可自室温升到1000℃。RTP通常用于回火制程(annealing),负责控制组件内掺质原子之均匀度。此外RTP也可用来硅化金属,及透过高温来产生含硅化之化合物与硅化钛等。最新的发展包括,使用快速高温制程设备在晶极重要的区域上,精确地沉积氧及氮薄膜。

离子植入技术

离子植入技术可将掺质以离子型态植入半导体组件的特定区域上,以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度,以穿透(植入)薄膜,到达预定的植入深度。离子植入制程可对植入区内的掺质浓度加以精密控制。基本上,此掺质浓度(剂量)系由离子束电流(离子束内之总离子数)与扫瞄率(晶圆通过离子束之次数)来控制,而离子植入之深度则由离子束能

量之大小来决定。

化学机械研磨技术

化学机械研磨技术(Chemical Mechanical Polishing, CMP)兼其有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用,可以使晶圆表面达到全面性的平坦化,以利后续薄膜沉积之进行。

在CMP制程的硬设备中,研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转,至于研磨垫则以相反的方向旋转。在进行研磨时,由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有:研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。

制程监控

在下个制程阶段中,半导体商用CD-SEM来量测芯片内次微米电路之微距,以确保制程之正确性。一般而言,只有在微影图案(photolithographic patterning)与后续之蚀刻制程执行后,才会进行微距的量测。

光罩检测(Retical Inspection)

光罩是高精密度的石英平板,是用来制作晶圆上电子电路图像,以利集成电路的制作。光罩必须是完美无缺,才能呈现完整的电路图像,否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术,捕捉图像上的缺失。当晶圆从一个制程往下个制程进行时,图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。

切割

晶圆经过所有的制程处理及测试后,切割成壹颗颗的IC。举例来说:以微米制程技术生产,每片八吋晶圆上可制作近六百颗以上的64M DRAM。

封装

制程处理的最后一道手续,通常还包含了打线的过程。以金线连接芯片与导线架的线路,再封装绝缘的塑料或陶瓷外壳,并测试IC功能是否正常。由于切割与封装所需技术层面比较不高,因此常成为一般业者用以介入半导体工业之切入点。

300mm

为协助晶圆制造厂克服300mm晶圆生产的挑战,应用材料提供了业界最完整的解决方案。不但拥有种类齐全的300mm晶圆制造系统,提供最好的服务与支持组织,还掌握先进制程与制程整合的技术经验;从降低风险、增加成效,加速量产时程,到协助达成最大生产力,将营运成本减到最低等,以满足晶圆制造厂所有的需求。

应用材料的300mm全方位解决方案,完整的产品线为:

高温处理及离子植入设备(Thermal Processes and Implant)

介质化学气相沉积(DCVD:Dielectric Chemical Vapor Deposition)

金属沉积(Metal Deposition)

蚀刻(Etch)

化学机械研磨(CMP:Chemical Mechanical Polishing)

检视与量测(Inspection & Metrology)

制造执行系统(MES:Manufacturing Execution System)

服务与支持(Service & Support)

铜制程技术

在传统铝金属导线无法突破瓶颈之情况下,经过多年的研究发展,铜导线已经开始成为半导体材料的主流,由于铜的电阻值比铝还小,因此可在较小的面积上承载较大的电流,让厂商得以生产速度更快、电路更密集,且效能可提升约30-40%的芯片。亦由于铜的抗电子迁移(electro-migration)能力比铝好,因此可减轻其电移作用,提高芯片的可靠度。在半导体制程设备供货商中,只有应用材料公司能提供完整的铜制程全方位解决方案与技术,包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

应用材料公司的铜制程全方位解决方案

在半导体组件中制造铜导线,牵涉不仅是铜的沉积,还需要一系列完整的制程步骤,并加以仔细规划,以便发挥最大的效能。应用材料公司为发展铜制程相关技术,已与重要客户合作多年,具有丰富的经验;此外在半导体制程设备所有供货商中,也只有应用材料公司能够提供铜导线结构的完整制程技术,包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。

晶圆制程的多尺度和多物理场仿真解读

晶圆制程的多尺度和多物理场仿真 中仿科技公司(简称CnTech)是多物理场耦合分析软件COMSOL Multiphysics中国地区的独家代理商。本文基于东京电子股份有限公司(TEL)研发中心模拟晶圆制造工艺的成功故事,向大家介绍COMSOL Multiphysics强大的多物理场耦合计算功能。 半导体晶圆的制造牵涉到大量的工艺,涵盖从米到纳米量级的多尺度和多物理场,经过对能够综合各种模拟环境的工具的寻找,最终定位于COMSOL Multiphysics。 - by Jozef Brcka of the TEL Technology Center (Albany, NY) 简介 对半导体制造过程的最优化设计,是一项艰巨的任务,因为需考虑很多因数对整体的影响。首先,在复杂的等离子环境下处理并加工材料和薄膜;其次,在制造工艺过程中,必须处理好流场和反应气体混合物,这对于静态或高频电磁场,以及中间态介质的耦合而言,都必须得到全面的考虑。以晶圆加工为例,放置晶圆的反应器的特征尺度通常是大于一米,同时还必须考虑到发生于纳米级的分子运动。更进一步地,工艺工程师和设计者感兴趣的时间尺度可从千分之一秒至数个小时。 在过去,由于对基础物理与化学现象未得到彻底的了解,晶圆的制造和工艺设备的设计大部分需依赖经验公式。纵使在各种研究机构中开发出专门的方程来执行模拟,但通常需要使用者精通这些工具,才能顺利地操作,况且这些方程通常也是通过简化几何或经验公式推导出来的。在建模不当的情况,要处理复杂的化学环境、热或电磁场问题,并预测出对工艺过程实际出现的情况,只能不断从错误中尝试,这样不仅耗费了大量的金钱,即使得到原理性的结果也需要相当长的时间。如果能够在数值模拟软件中建立正确的模型,则仅仅需要几天时间即可测试几十个案例,以最快的速度让新工艺上线。 COMSOL Multiphysics是由瑞典的COMSOL公司开发的“全球第一款真正的多物理场耦合分析软件”,作为一个大型有限元计算仿真平台,它可以实现多尺度、多物理场的直接全耦合数值模拟。适用于模拟科学和工程领域的各种物理过程,对任意多物理场得到高度精确的数值仿真。在全球得到了日益广泛的应用,多次被NASA技术杂志评为“本年度最佳上榜产品”。在很多公司的技术革新中表现出强劲的实力。 本文以东京电子股份有限公司(TEL),在美国纽约州Albany的TEL研发中心利用COMSOL Multiphysics成功地仿真晶圆加工工艺来说明这款软件的建模理念和思路。

半导体晶圆针测与测试制程

晶圆针测制程 晶圆针测(Chip Probing;CP)之目的在于针对芯片作电性功能上的测试(Test),使IC 在进入构装前先行过滤出电性功能不良的芯片,以避免对不良品增加制造成本。 半导体制程中,针测制程只要换上不同的测试配件,便可与测试制程共享相同的测试机台(Tester)。 所以一般测试厂为提高测试机台的使用率,除了提供最终测试的服务亦接受芯片测试的订单。以下将此针测制程作一描述。 上图为晶圆针测之流程图,其流程包括下面几道作业: (1)晶圆针测并作产品分类(Sorting) 晶圆针测的主要目的是测试晶圆中每一颗晶粒的电气特性,线路的连接,检查其是否为不良品,若 为不良品,则点上一点红墨水,作为识别之用。除此之外,另一个目的是测试产品的良率,依良率 的高低来判断晶圆制造的过程是否有误。良品率高时表示晶圆制造过程一切正常,若良品率过低,表示在晶圆制造的过程中,有某些步骤出现问题,必须尽快通知工程师检查。 (2)雷射修补(Laser Repairing) 雷射修补的目的是修补那些尚可被修复的不良品(有设计备份电路在其中者),提高产品的良品率。 当晶圆针测完成后,拥有备份电路的产品会与其在晶圆针测时所产生的测试结果数据一同送往雷射 修补机中,这些数据包括不良品的位置,线路的配置等。雷射修补机的控制计算机可依这些数据,尝试将晶圆中的不良品修复。 (3)加温烘烤(Baking) 加温烘烤是针测流程中的最后一项作业,加温烘烤的目的有二: (一)将点在晶粒上的红墨水烤干。 (二)清理晶圆表面。经过加温烘烤的产品,只要有需求便可以出货。

半导体测试制程 测试制程乃是于IC构装后测试构装完成的产品之电性功能以保证出厂IC功能上的完整性,并对已测试的产品依其电性功能作分类(即分Bin),作为IC不同等级产品的评价依据;最后并对产品作外观检验(Inspect)作业。 电性功能测试乃针对产品之各种电性参数进行测试以确定产品能正常运作,用于测试之机台将根据产品不同之测试项目而加载不同之测试程序;而外观检验之项目繁多,且视不同之构装型态而有所不同,包含了引脚之各项性质、印字(mark)之清晰度及胶体(mold)是否损伤等项目。而随表面黏着技术的发展,为确保构装成品与基版间的准确定位及完整密合,构装成品接脚之诸项性质之检验由是重要。以下将对测试流程做一介绍 上图为半导体产品测试之流程图,其流程包括下面几道作业: 1.上线备料 上线备料的用意是将预备要上线测试的待测品,从上游厂商送来的包箱内拆封,并一颗颗的放在一 个标准容器(几十颗放一盘,每一盘可以放的数量及其容器规格,依待测品的外形而有不同)内,以利在上测试机台(Tester)时,待测品在分类机(Handler)内可以将待测品定位,而使其内的 自动化机械机构可以自动的上下料。 2.测试机台测试(FT1、FT2、FT3) 待测品在入库后,经过入库检验及上线备料后,再来就是上测 试机台去测试;如前述,测试机台依测试产品的电性功能种类 可以分为逻辑IC测试机、内存IC测试机及混合式IC(即同时包 含逻辑线路及模拟线路)测试机三种,测试机的主要功能在于 发出待测品所需的电性讯号并接受待测品因此讯号后所响应 的电性讯号并作出产品电性测试结果的判断,当然这些在测试 机台内的控制细节,均是由针对此一待测品所写之测试程序 (Test Program)来控制。

晶圆生产工艺与流程介绍

晶圆的生产工艺流程介绍 从大的方面来讲,晶圆生产包括晶棒制造和晶片制造两大步骤,它又可细分为以下几道主要工序(其中晶棒制造只包括下面的第一道工序,其余的全部属晶片制造,所以有时又统称它们为晶柱切片后处理工序) :晶棒成长--> 晶棒裁切与检测--> 外径研磨--> 切片--> 圆边--> 表层研磨--> 蚀刻--> 去疵--> 抛光--> 清洗--> 检验--> 包装 1.晶棒成长工序:它又可细分为: 1).融化( Melt Down ) 将块状的高纯度复晶硅置于石英坩锅内,加热到其熔点1420°C 以上,使其完全融化。 2).颈部成长( Neck Growth ) 待硅融浆的温度稳定之后,将〈1.0.0 〉方向的晶种慢慢插入其中,接着将晶种慢慢往上提升,使其直径缩小到一定尺寸(一般约6mm 左右),维持此直径并拉长100-200mm ,以消除晶种内的晶粒排列取向差异。3).晶冠成长( Crown Growth ) 颈部成长完成后,慢慢降低提升速度和温度,使颈部直径逐渐加大到所需尺寸(如5、6、8、12 吋等)。4).晶体成长( Body Growth ) 不断调整提升速度和融炼温度,维持固定的晶棒直径,只到晶棒长度达到预定值。 5).尾部成长( Tail Growth ) 当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度,使晶棒直径逐渐变小,以避免因热应力造成排差和滑移等现象产生,最终使晶棒与液面完全分离。到此即得到一根完整的

晶棒。 2.晶棒裁切与检测( Cutting & Inspection ) 将长成的晶棒去掉直径偏小的头、尾部分,并对尺寸进行检测,以决定下步加工的工艺参数。 3.外径研磨( Surface Grinding & Shaping ) 由于在晶棒成长过程中,其外径尺寸和圆度均有一定偏差,其外园柱面也凹凸不平,所以必须对外径进行修整、研磨,使其尺寸、形状误差均小于允许偏差。 4.切片( Wire Saw Slicing ) 由于硅的硬度非常大,所以在本工序里,采用环状、其内径边缘镶嵌有钻石颗粒的薄片锯片将晶棒切割成一片片薄片。 5.圆边( Edge Profiling ) 由于刚切下来的晶片外边缘很锋利,硅单晶又是脆性材料,为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒,必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6.研磨( Lapping ) 研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损,使晶片表面达到所要求的光洁度。 7.蚀刻( Etching ) 以化学蚀刻的方法,去掉经上几道工序加工后在晶片表面因加工应力而产生的一层损伤层。 8.去疵( Gettering ) 用喷砂法将晶片上的瑕疵与缺陷感到下半层,以利于后序加工。

集成电路测试原理及方法

H a r b i n I n s t i t u t e o f T e c h n o l o g y 集成电路测试原理及方法简介 院系:电气工程及自动化学院 姓名: XXXXXX 学号: XXXXXXXXX 指导教师: XXXXXX 设计时间: XXXXXXXXXX

摘要 随着经济发展和技术的进步,集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节,是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术,而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状,接着介绍了数字集成电路的测试技术,包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样,最后讨论了集成电路测试面临的技术难题。 关键词:集成电路;研究现状;测试原理;测试方法

目录 一、引言 (4) 二、集成电路测试重要性 (4) 三、集成电路测试分类 (5) 四、集成电路测试原理和方法 (6) 4.1.数字器件的逻辑功能测试 (6) 4.1.1测试周期及输入数据 (8) 4.1.2输出数据 (10) 4.2 集成电路生产测试的流程 (12) 五、集成电路自动测试面临的挑战 (13) 参考文献 (14)

一、引言 随着经济的发展,人们生活质量的提高,生活中遍布着各类电子消费产品。电脑﹑手机和mp3播放器等电子产品和人们的生活息息相关,这些都为集成电路产业的发展带来了巨大的市场空间。2007年世界半导体营业额高达2.740亿美元,2008世界半导体产业营业额增至2.850亿美元,专家预测今后的几年随着消费的增长,对集成电路的需求必然强劲。因此,世界集成电路产业正在处于高速发展的阶段。 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中,集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如:集成电路设计原型的验证测试、晶圆片测试、封装成品测试,只有通过了全部测试合格的集成电路才可能作为合格产品出厂,测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的,它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚,虽有一定的发展,但与国外的同类产品相比技术水平上还有很大的差距,特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统,几乎是被国外产品垄断。市场上各种型号国产集成电路测试,中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试,我国急需自主创新的大规模集成电路测试技术,因此,本文对集成电路测试技术进行了总结和分析。 二、集成电路测试重要性 随着集成电路应用领域扩大,大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用,其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题,良好的测试流程,可以使不良品在投放市场之前就已经被淘汰,这对于提高产品质量,建立生产销售的良性循环,树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿,所以应寻求的是质量和经济的相互制衡,以最小的成本满足用户的需要。 作为一种电子产品,所有的芯片不可避免的出现各类故障,可能包括:1.固定型故障;2.跳变故障;3.时延故障;4.开路短路故障;5桥接故障,等等。测试的作用是检验芯片是否存在问题,测试工程师进行失效分析,提出修改建议,从工程角度来讲,测试包括了验证测试和生产测试两个主要的阶段。

晶圆封装测试工序和半导体制造工艺流程0001

盛年不重来,一日难再晨。及时宜自勉,岁月不待人 盛年不重来,一日难再晨。及时宜自勉,岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说:以 0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内,以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械

【半导体芯片设计】晶圆及芯片测试

一、需求目的:1、热达标;2、故障少 二、细化需求,怎么评估样品:1、设计方面;2、测试方面 三、具体到芯片设计有哪些需要关注: 1、顶层设计 2、仿真 3、热设计及功耗 4、资源利用、速率与工艺 5、覆盖率要求 6、 四、具体到测试有哪些需要关注: 1、可测试性设计 2、常规测试:晶圆级、芯片级 3、可靠性测试 4、故障与测试关系 5、 1

测试有效性保证; 设计保证?测试保证?筛选?可靠性? 设计指标?来源工艺水平,模块水平,覆盖率 晶圆测试:接触测试、功耗测试、输入漏电测试、输出电平测试、全面的功能测试、全面的动态参数测试、模拟信号参数测试。 晶圆的工艺参数监测dice, 2

3 0% 10%20%30%40%50% 1.5 1 0.70.50.350.250.180.130.090.070.05 Technology ( ) L e a k a g e P o w e r (% o f T o t a l ) Must stop at 50% 芯片测试:ATE 测试项目来源,边界扫描

故障种类: 缺陷种类: 针对性测试: 4

性能功能测试的依据,可测试性设计:扫描路径法scan path、内建自测法BIST-built in self-test 芯片资源、速率、功耗与特征尺寸的关系; 5

旗开得胜仿真与误差, ?预研阶段 ?顶层设计阶段 ?模块设计阶段 ?模块实现阶段 ?子系统仿真阶段 ?系统仿真,综合和版面设计前门级仿真阶段 ?后端版面设计 ?测试矢量准备 ?后端仿真 ?生产 ?硅片测试 顶层设计: ?书写功能需求说明 ?顶层结构必备项 ?分析必选项-需要考虑技术灵活性、资源需求及开发周期 6

晶圆(Wafer) 制程工艺学习

晶圆(Wafer)制程工藝學習 晶圆(Wafer)的生产由砂即(二氧化硅)开始,经由电弧炉的提炼还原成冶炼级的硅,再经由盐酸氯化,产生三氯化硅,经蒸馏纯化后,透过慢速分解过程,制成棒状或粒状的「多晶硅」。一般晶圆制造厂,将多晶硅融解后,再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长,重76.6公斤的8吋硅晶棒,约需2天半时间长成。经研磨、拋光、切片后,即成半导体之原料晶圆片。光学显影 光学显影是在光阻上经过曝光和显影的程序,把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率,更在 IC 制程的进步上,扮演着最关键的角色。由于光学上的需要,此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中,蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻(又称为电浆蚀刻)是目前最常用的蚀刻方式,其以气体作为主要的蚀刻媒介,并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先,电浆会将蚀刻气体分子分解,产生能够快速蚀去材料的高活性分子。此外,电浆也会把这些化学成份离子化,使其带有电荷。 晶圆系置于带负电的阴极之上,因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时,会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻,而后者也是干式蚀刻的重要角色。 基本上,随着所欲去除的材质与所使用的蚀刻化学物质之不同,蚀刻由下列两种模式单独或混会进行: 1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后,将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面,并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键,进而将晶圆表面材质分子一个个的打击或溅击(sputtering)出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时,被用来沉积出某种薄膜(film)的技术,所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时,包含有被沉积材料之原子的气体,会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时,会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。

晶圆测试

每颗IC在后工序之前都必须进行CP(Chip Prober),以验证产品的功能是否正常,并挑出不良的产品和区分性能等级。 CP主要设备包括测试机(Tester)和探针台(Prober)。 测试机 主要包括测试主机、测试板(DUT板)、测试软体、数据线、PC主机等。 操作:1. 确认DUT板、数据线连接正确; 2. 打开电源,启动PC,进入测试软体; 3. 打开测试程序; 4. 打开测试主机电源,此时PC上会显示系统初始化。 探针卡 主要部件:真空泵、探针卡、显微镜、打点器、操作软件、8''至4''真空旋钮、托盘(Tray)、旋转手轮等。测试前操作:1. 确认真空泵和主机电源打开,打开软体初始化系统; 2. 进入扫描模式,移动Tray到一个角落安装prober card。将prober card安装在探针台上,一端 对齐固定架并固定好,整理好数据线,引出接在DUT板上,并注意对应好标号; 3. 调整预置高度使之降低为0(防止上片时把prober和wafer刮坏); 4. 清洁工作盘,确认测试wafer size并调节真空旋钮,带好手套讲被测wafer放入tray正中央(先 确认wafer缺口方向使IC pin与探针相对应),用真空使wafer吸附在tray上; 5. 进片,调整预置高度(针压),边上升高度(探针卡固定,tray上升)边观察wafer离prober card的距离,调整到适当的距离时停止上升(wafer和prober距离不能太近以防wafer刮到

prober),调节显微镜调到最清晰的视窗,然后把wafer的水平位置扫直; 6. 填写测试数据,包括wafer size、X、Y步距、测试方法和测试map数据等等(注意X、Y的移动距 离、多测的排列顺序应该与prober card的site的排列顺序一致); 7. 对针痕,微动模式移动wafer,使针尖对准die pad,慢慢调整预置高度(针压),直到可以在 die pad上扎出针痕(注意针痕不能太重,高度只能一点一点增加,直至出现针痕马上停止), 微动调整针痕的位置,使之一定扎在die pad的中心位置。如果是就得针卡可能会出现个别pad 扎不出针痕或不明显,此时一定要查明原因,不能盲目加针压,看是否针尖偏了或短了; 8. 在wafer周围扎一次针,观察针痕是否偏离,以确认水平是否扫直; 9. 找到测试第一点位置,单步移动wafer使第一点位置与prober card第一site位置相对应; 10. 测试开始。测试过程要注意观察是否连续不良或间隔不良,不良时要及时停止观察针痕位置。 测试完成后对坏点重测,载入的数据一定是最后测完的数据。 打点操作: 1. 打点时先更改打点参数,打开打点器并更改步进数值。 2. 打点器调整可以在wafer 上没有die的位置试打,使墨点的大小适中,然后单步移动到边圈有 die的位置试打,墨点一定要打在die的中间位置,大小适中。调整玩抽,用无尘布加酒精把 wafer擦拭干净; 3. 移动到第一点位置,载入数据开始打点。开始打点时立即停止并检查载入的数据和墨点是否正 确,正确则继续打点,否则调整。打点时一定要用显微镜观察是否漏打或墨点是否变化。 4. 打点完成后在120℃烤箱内烤40min。

晶圆生产工艺流程介绍

晶圆生产工艺流程介绍 1、表面清洗 2、初次氧化 3、CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 (1)常压CVD(Normal Pressure CVD) (2)低压CVD(Low Pressure CVD) (3)热CVD(Hot CVD)/(thermal CVD) (4)电浆增强CVD(Plasma Enhanced CVD) (5)MOCVD(Metal Organic CVD)&分子磊晶成长(Molecular Beam Epitaxy) (6)外延生长法(LPE) 4、涂敷光刻胶 (1)光刻胶的涂敷 (2)预烘(pre bake) (3)曝光 (4)显影 (5)后烘(post bake) (6)腐蚀(etching) (7)光刻胶的去除 5、此处用干法氧化法将氮化硅去除 6、离子布植将硼离子(B+3)透过SiO2膜注入衬底,形成P型阱 7、去除光刻胶,放高温炉中进行退火处理 8、用热磷酸去除氮化硅层,掺杂磷(P+5)离子,形成N型阱 9、退火处理,然后用HF去除SiO2层 10、干法氧化法生成一层SiO2层,然后LPCVD沉积一层氮化硅 11、利用光刻技术和离子刻蚀技术,保留下栅隔离层上面的氮化硅层 12、湿法氧化,生长未有氮化硅保护的SiO2层,形成PN之间的隔离区 13、热磷酸去除氮化硅,然后用HF溶液去除栅隔离层位置的SiO2,并重新生成品质更好的SiO2薄膜,作为栅极氧化层。 14、LPCVD沉积多晶硅层,然后涂敷光阻进行光刻,以及等离子蚀刻技术,栅极结构,并氧化生成SiO2保护层。 15、表面涂敷光阻,去除P阱区的光阻,注入砷(As)离子,形成NMOS的源漏极。用同样的方法,在N阱区,注入B离子形成PMOS的源漏极。 16、利用PECVD沉积一层无掺杂氧化层,保护元件,并进行退火处理。 17、沉积掺杂硼磷的氧化层 18、?镀第一层金属 (1)薄膜的沉积方法根据其用途的不同而不同,厚度通常小于1um。 (2)真空蒸发法(Evaporation Deposition) (3)溅镀(Sputtering Deposition) 19、光刻技术定出VIA孔洞,沉积第二层金属,并刻蚀出连线结构。然后,用PECVD法氧化层和氮化硅保护层。20、光刻和离子刻蚀,定出PAD位置 21、最后进行退火处理,以保证整个Chip的完整和连线的连接性

集成电路基础工艺和版图设计测试试卷

集成电路基础工艺和版图设计测试试卷 (考试时间:60分钟,总分100分) 第一部分、填空题(共30分。每空2分) 1、NMOS是利用电子来传输电信号的金属半导体;PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”,俗称芯片,按功能不同可分为数字集成电路和模拟集成电路,按导电类型不同可分为 双极型集成电路和单极型集成电路,前者频率特性好,但功耗较大,而且制作工艺复杂,不利于大规模集成;后者工作速度低,但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管,是一个四端有源器件,其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法,其中全定制设计方法又分为基于门阵列和标准单元 的设计方法,芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题(共45分。每题3分,多选,错选不得分,少选得1分) 1、在CMOS集成电路中,以下属于常用电容类型的有(ABCD) A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中,以下属于常用电阻类型的有(ABCD) A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是(CD ) A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是(ABC) A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是(AB ) A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在(ABC)等方面,避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁(Latch up) C、ESD(静电泄放)保护 D、工艺角(process corner)分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能,其原因是(AB) A、寄生电容减小,增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽,主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则?(ABCD) A、开槽的拐角处呈45度角,减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是(AB)。 A、AA(active area) B、NW(N-Well) C、POLY D、METAL1

非接触晶圆测试原理及应用

非接触晶圆测试原理及应用 张林海张俊赖海波 无锡华润华晶微电子有限公司五分厂 摘要:本文介绍非接触晶圆测试系统的原理和在半导体生产中的主要应用,包括以表面光电压测试(SPV)为基础的介质层可动电荷测试、C-V测试和I-V测试,体硅表面掺杂以及扩散长度、载流子寿命等应用。 关键词:非接触、电荷、SPV Abstract:This paper introducing non-contact electrical measurement system produce a medium application in the semi-conductor, mainly include the test principle, Surface photo voltage,Mobile charge, C-V and I-V, at the same time still some applications aiming at other equipmentses and materials in the semi-conductor. Key word: non-contact charge SPV 一、引言 随着非接触测量技术的快速发展,在晶圆制造厂已经能够有效的控制金属、缺陷衍生以及材料等,尤其是在扩散工艺过程中。多点或整片扫描测试结果的图片已经整合了表面电压、不同接触以及对整片表面连续洒电荷等的应用,完全能够替代昂贵的、缓慢的电学测试设备,已经逐步得到广泛的应用。 二、非接触晶圆测试原理 图1 CPD测量示意图

Non-Contact C-V measurement 非接触式C-V 测量原理与MOS C-V 测试相同,但非接触式不需要表面有金属。它通过在表面喷洒电荷来给表面施加偏置电压。表面偏置电压通过原片表面的高速非接触开尔文探头监控。该系统名称叫做SDI FAaST 230,可以测量氧化层总电荷、平带电压、界面陷阱电荷、介质层可动电荷[1]。 图2 MOS 电容及电荷分布示意图 接触电势差(Contact potential difference )CPD 的测量可以由图1所示,在两端加交流电J 可测量,t C ??由vibrating fork 控制,所以根据公式(1)可以得出V CPD 。 J=t Q ??=V CPD t C ?? (1) V CPD =ms φ(功函数) +V SB (空间电荷区电势差)+V D (介质层电势差)(2) Φms 是常数,那么当CPD 发生变化时有公式(3): ΔV CPD =ΔV OX +ΔV SB (3) 当用光照射圆片表面时ΔV OX =0,所以根据图2所示,可以得到: ΔV SB =ΔV ill (光照)-ΔV dark (无光照) (4) 当光照很强的时候,有V SB ≈0,即处于平带,代入公式(3)(4)有: ΔV OX =ΔV ill (5) 得出ΔV OX +ΔV SB 值之后,ΔQ C 是可测量的,根据下面公式就可以计算出ΔQ SC 、D it 和C OX 。

晶圆生产工艺与流程介绍

晶圆生产工艺与流程介 绍 文件编码(008-TTIG-UTITD-GKBTT-PUUTI-WYTUI-8256)

晶圆的生产工艺流程介绍从大的方面来讲,晶圆生产包括晶棒制造和晶片制造两大步骤,它又可细分为以下几道主要工序(其中晶棒制造只包括下面的第一道工序,其余的全部属晶片制造,所以有时又统称它们为晶柱切片后处理工序): 晶棒成长-->晶棒裁切与检测-->外径研磨-->切片-->圆边-->表层研磨-->蚀刻-->去疵-->抛光-->清洗-->检验-->包装 1.晶棒成长工序:它又可细分为: 1).融化(MeltDown) 将块状的高纯度复晶硅置于石英坩锅内,加热到其熔点1420°C以上,使其完全融化。 2).颈部成长(NeckGrowth) 待硅融浆的温度稳定之后,将〈1.0.0〉方向的晶种慢慢插入其中,接着将晶种慢慢往上提升,使其直径缩小到一定尺寸(一般约6mm左右),维持此直径并拉长100-200mm,以消除晶种内的晶粒排列取向差异。 3).晶冠成长(CrownGrowth) 颈部成长完成后,慢慢降低提升速度和温度,使颈部直径逐渐加大到所需尺寸(如5、6、8、12寸等)。 4).晶体成长(BodyGrowth) 不断调整提升速度和融炼温度,维持固定的晶棒直径,只到晶棒长度达到预定值。 5).尾部成长(TailGrowth)

当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度,使晶棒直径逐渐变小,以避免因热应力造成排差和滑移等现象产生,最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2.晶棒裁切与检测(Cutting&Inspection) 将长成的晶棒去掉直径偏小的头、尾部分,并对尺寸进行检测,以决定下步加工的工艺参数。 3.外径研磨(SurfaceGrinding&Shaping) 由于在晶棒成长过程中,其外径尺寸和圆度均有一定偏差,其外园柱面也凹凸不平,所以必须对外径进行修整、研磨,使其尺寸、形状误差均小于允许偏差。4.切片(WireSawSlicing) 由于硅的硬度非常大,所以在本工序里,采用环状、其内径边缘镶嵌有钻石颗粒的薄片锯片将晶棒切割成一片片薄片。 5.圆边(EdgeProfiling) 由于刚切下来的晶片外边缘很锋利,硅单晶又是脆性材料,为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒,必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6.研磨(Lapping) 研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损,使晶片表面达到所要求的光洁度。 7.蚀刻(Etching)

半导体晶圆处理制程

晶圆处理制程 基本晶圆处理步骤通常是晶圆先经过适当的清洗(Cleaning)之后,送到热炉管(Furnace )内,在含氧的环境中,以加热氧化(Oxidation)的方式在晶圆的表面形成一层厚约数百个的二氧化硅层,紧接着厚约1000到2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition;CVP)的方式沈积(Deposition)在刚刚长成的二氧化硅上,然后整个晶圆将进行微影(Lithography)的制程,先在晶圆上上一层光阻(Photoresist),再将光罩上的图案移转到光阻上面。接着利用蚀刻(Etching)技术,将部份未被光阻保护的氮化硅层加以除去,留下的就是所需要的线路图部份。接着以磷为离子源(Ion Source),对整片晶圆进行磷原子的植入(Ion Implantation),然后再把光阻剂去除(Photoresist Scrip)。制程进行至此,我们已将构成集成电路所需的晶体管及部份的字符线(Word Lines),依光罩所提供的设计图案,依次的在晶圆上建立完成,接着进行金属化制程(Metallization),制作金属导线,以便将各个晶体管与组件加以连接,而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测,以检验加工结果是否在规格内(Inspection and Measurement);如此重复步骤制作第一层、第二层...的电路部份,以在硅晶圆上制造晶体管等其它电子组件;最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要,FAB厂内通常可分为四大区: 1)黄光本区的作用在于利用照相显微缩小的技术,定义出每一层次所需要的电路图,因为采用感光剂易曝光,得在黄色灯光照明区域内工作,所以叫做「黄光区」。 2)蚀刻经过黄光定义出我们所需要的电路图,把不要的部份去除掉,此去除的步骤就> 称之为蚀刻,因为它好像雕刻,一刀一刀的削去不必要不必要的木屑,完成作品,期间又利用酸液来腐蚀的,所 以叫做「蚀刻区」。 3)扩散本区的制造过程都在高温中进行,又称为「高温区」,利用高温给予物质能量而产生运动,因为本区的机台大都为一根根的炉管,所以也有人称为「炉管区」,每一根炉管都有不同的作用。 4)真空本区机器操作时,机器中都需要抽成真空,所以称之为真空区,真空区的机器多用来作沈积暨离子植入,也就是在Wafer上覆盖一层薄薄的薄膜,所以又称之为「薄膜区」。在真空区中有一站称为 晶圆允收区,可接受芯片的测试,针对我们所制造的芯片,其过程是否有缺陷,电性的流通上是否 有问题,由工程师根据其经验与电子学上知识做一全程的检测,由某一电性量测值的变异判断某一 道相关制程是否发生任何异常。此检测不同于测试区(Wafer Probe)的检测,前者是细部的电子 特性测试与物理特性测试,后者所做的测试是针对产品的电性功能作检测。

晶圆检测方法进展

晶圆检测方法进展 自从1980年代起,半导体制造业广泛采用了晶圆自动检测方法在制造过程中检测缺陷,以缓解工况偏差和减低总缺陷密度。尽管早期良率管理的重点是检测可能的最小缺陷,目前的环境则要求改变检测和后处理技术,这将导致以有效方式识别与良率相关的缺陷。制造业要求高灵敏度检测器件上最关键区域及后检测技术的智能途径,它利用领先技术产生突出缺陷数据中大多数重要问题的缺陷pareto图。需要这些方法来满足半导体公司的技术和财务目标。 新环境中的老方法 半导体制造中广泛采用晶圆自动检测系统已逾30年。在线晶圆检测有助于推进制造技术的发展,它能早期检测到工艺中的缺陷,从而减少开发时间并防止产出超时。过去,检测缺陷的能力是主要关注点之一,但现在的要求改变了。近几年来,每一晶圆的缺陷计数迅速增长至每一晶圆多达100万个缺陷,这是因为晶圆尺寸变大,同时检测技术灵敏度更高了(图1)。虽然总检测计数增加及关键缺陷尺寸变得更小,这一时期缺陷检查的典型策略并未改变,尤其是在随机取样占主导的缺陷检查区域。这种情况能产生常与干扰缺陷在一起的缺陷paret o图(图2)。 缺陷检测管理的趋势 传统的在线监控策略主要关注像随机微粒这样的随机缺陷。尽管检测随机微粒很重要,但更

先进的技术节点出现了很难检测的系统缺陷(图3)。即使检测后,从大量缺陷计数中识别这些缺陷也颇具挑战性,每晶圆50个缺陷的取样率仅是105个缺陷数据的0.05%。随着系统缺陷的增加,人们更多关注识别工艺开发早期的作图问题以减少产品推出周期。 一些方法,包括焦点曝光矩阵(FEM)或PWQ(工艺窗口限定)等,正被用于识别系统性作图问题。同样,器件开发过程中发现的边际图形也要求受监控,以检测可能引起工艺变化和交互作用的失效。为达到这一目标,采用部分设计夹作为库来有效地监控关键图形类型。这一方法中,每个边际图形的设计夹可以注册在库中,任何这种图形失效的发生可有效地被捕捉和分类。 方法:思路的重大改变 为了提高监测和识别关键缺陷的效率,必须采用新方法。依赖简单的缺陷过滤和基于大小的缺陷次序是不够的。为了取得最佳的检测和鉴评预算,必须对检测设置与鉴评策略二者使用新的知识信息。从设计和模拟得到的关键区域和热点这样一些知识信息可以插入检测方略中,优化可用的检测容量。在完成检测过程中和完成后,基于多重检测结果的缺陷过滤和分类使用户能快速识别新缺陷,有效地量化已知的缺陷类型。利用设计空间中缺陷邻近位置的信息(此处,设计的复杂组成是了解的),可以较好地评估每一缺陷的良率相关性,提供缺陷的排序(图4)。

晶圆制造工艺流程

晶圆制造工艺流程 1、表面清洗 2、初次氧化 3、CVD(Chemical Vapor deposition) 法沉积一层Si3N4 (Hot CVD 或LPCVD) 。 (1)常压CVD (Normal Pressure CVD) (2)低压CVD (Low Pressure CVD) (3)热CVD (Hot CVD)/(thermal CVD) (4)电浆增强CVD (Plasma Enhanced CVD) (5)MOCVD (Metal Organic CVD) & 分子磊晶成长(Molecular Beam Epitaxy) (6)外延生长法(LPE) 4、涂敷光刻胶 (1)光刻胶的涂敷 (2)预烘(pre bake) (3)曝光 (4)显影 (5)后烘(post bake) (6)腐蚀(etching) (7)光刻胶的去除 5、此处用干法氧化法将氮化硅去除 6 、离子布植将硼离子(B+3) 透过SiO2 膜注入衬底,形成P 型阱 7、去除光刻胶,放高温炉中进行退火处理 8、用热磷酸去除氮化硅层,掺杂磷(P+5) 离子,形成N 型阱 9、退火处理,然后用HF 去除SiO2 层 10、干法氧化法生成一层SiO2 层,然后LPCVD 沉积一层氮化硅 11、利用光刻技术和离子刻蚀技术,保留下栅隔离层上面的氮化硅层 12、湿法氧化,生长未有氮化硅保护的SiO2 层,形成PN 之间的隔离区 13、热磷酸去除氮化硅,然后用HF 溶液去除栅隔离层位置的SiO2 ,并重新生成品质更好的SiO2 薄膜, 作为栅极氧化层。 14、LPCVD 沉积多晶硅层,然后涂敷光阻进行光刻,以及等离子蚀刻技术,栅极结构,并氧化生成SiO2 保护层。 15、表面涂敷光阻,去除P 阱区的光阻,注入砷(As) 离子,形成NMOS 的源漏极。用同样的方法,在N 阱区,注入B 离子形成PMOS 的源漏极。 16、利用PECVD 沉积一层无掺杂氧化层,保护元件,并进行退火处理。 17、沉积掺杂硼磷的氧化层 18、濺镀第一层金属 (1)薄膜的沉积方法根据其用途的不同而不同,厚度通常小于1um 。 (2)真空蒸发法(Evaporation Deposition ) (3)溅镀(Sputtering Deposition ) 19、光刻技术定出VIA 孔洞,沉积第二层金属,并刻蚀出连线结构。然后,用PECVD 法氧化层和氮化硅保护层。20、光刻和离子刻蚀,定出PAD 位置 21、最后进行退火处理,以保证整个Chip 的完整和连线的连接性

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