时序分析的基本知识

（转）timing中的slack是什麼意思? (SOC) (Quartus II)

原文链接：

https://www.360docs.net/doc/bd4246162.html,/oomusou/archive/2010/08/04/timing_slack.html

Abstract

在分析timing時，在timing report中常會出現setup time slack與hold time slack，本文深入探討slack的意義。

Introduction

slack英文本身的意思是鬆弛，若setup time/hold time slack為正值，表示目前滿足setup time/hold time需求，並且還有多餘的時間，若slack為負值，表示目前已經不滿足setup time/hold time的需求，並且不足多少時間。

要詳細知道slack怎麼算出來的之前，須先了解一些專有名詞。

Launch Edge & Latch Edge

Launch Edge：產生data的register 1所使用的clock rising edge。

Latch Edge：接收data的register 2所使用的clock rising edge，會delay Lauch Edge 1個clk。

Setup Time & Hold Time

Setup Time：在clk rising edge之前，data必須穩定的最短時間，若不滿足setup time，data無法敲進register。

Hold Time：在clk rising edge之後，data必須穩定的最短時間，若不滿足hold time，data 無法敲進register。

Setup Time與Hold Time必須同時滿足，資料才可順利敲進register。

Data Arrival Time

Data Arrival Time：data實際到達register 2的input D時的時間。

所以從Lauch Edge開始，經過Tclk1 (register 1的clock skew)，再加上Tco(register 1的clock to output delay)，再加上Tdata(組合邏輯本身的delay)，即為Data Arrival Time。

Clock Arrival Time

Clock Arrival Time：clock實際到register 2 input的時間。

所以從Latch Edge開始，經過Tclk2(register 2的clock skew)，即為Clock Arrival Time。

Data Required Time (Setup)

Data Required Time (Setup)：為了讓資料能敲進register，最遲須在何時能準備好資料。所以從Clock Arrival Time開始(Latch Edge + Tclk2) 減掉 Tsu ，在扣掉一下額外的不確定值，即為Data Required Time (Setup)。

Data Required Time (Hold)

Data Required Time (Hold)：為了讓資料能敲進register，資料至少需維持到何時。

所以從Clock Arrival Time開始(Latch Edge + Tclk2)加上Th，再加上一些額外的不確定值，即為Data Required Time (Hold)。

Setup Slack

講了這麼久，總算要進入主題Slack啦，先講Setup Slack，定義很簡單，只要將Data Required Time (Setup)減掉Data Arrival Time即可，也就是符合Setup Time的margin。上面的Timing圖看起來很複雜，事實上以Lauch Edge為首導出來的只是Data Arrival Time，之前已經講過，而以Latch Edge為首導出來的是Data Required Time，之前也講過，現在只是將所有的timing都畫在一起而已。

若Setup Slack為正，表示Data Required Time在Data Arrival Time之後，所以一定滿足Setup Time，反之若Setup Slack為負，則表示Data Arrival Time在Data Required Time之後，所以一定無法滿足Setup Time。

Hold Slack

接下來講Hold Slack，定義也很簡單，只要將Data Arrival Time減掉Data Required Time (Hold)即可，也就是符合Hold Time的margin。

上面的timing圖比較特殊些，主要是Data Arrival Time部分，因為要找Hold Slack，所以從Next Launch Edge開始，一樣加上Tclk1 + Tco + Tdata，而從Latch Edge開始加上Tclk2時為Data Required Time (Hold)，這與之前講的一樣。

若Hold Slack為正，表示Data Arrival Time在Data Required Time之後，所以一定滿足Hold Time，反之若Hold Slack為負，則表示Data Required Time在Data Arrival Time之後，所以一定無法滿足Hold Time。

Reference

Altera Quartus II Software Design Series：Timing Analysis

posted @ 2010-08-10 12:47 神一样驴子阅读(159) | 评论(0) | 编辑

（转）经常看到在一个大的电容上还并联一个小电容，这是为什么？

原文链接：https://www.360docs.net/doc/bd4246162.html,/user1/2198/archives/2006/11027.html

因为大电容由于容量大，所以体积一般也比较大，且通常使用多层卷绕的方式制作（动手拆过铝电解电容应该会很有体会，没拆过的也可以拿几种不同的电容拆来看看，不过要注意安全，别弄伤手），这就导致了大电容的分布电感比较大（也叫等效串联电感，英文简称ESL）。大家知道，电感对高频信号的阻抗是很大的，所以，大电容的高频性能不好。而一些小容量电容则刚刚相反，由于容量小，因此体积可以做得很小（缩短了引线，就减小了ESL，因为一段导线也可以看成是一个电感的），而且常使用平板电容的结构，这样小容量电容就有很小的ESL，这样它就具有了很好的高频性能，但由于容量小的缘故，对低频信号的阻抗大。所以，如果我们为了让低频、高频信号都可以很好的通过，就采用一个大电容再并上一个小电容的方式。常使用的小电容为0.1uF的瓷片电容，当频率更高时，还可并联更小的电容，例如几pF，几百pF的。而在数字电路中，一般要给每个芯片的电源引脚上并联一个0.1uF的电容到地（这电容叫做去耦电容，当然也可以理解为电源滤波电容。它越靠近芯片的位置越好），因为在这些地方的信号主要是高频信号，使用较小的电容滤波就可以了。

posted @ 2010-08-10 12:08 神一样驴子阅读(73) | 评论(2) | 编辑

（转）讲讲关于集电极开路（OC）或漏极开路（OD）输出的结构？

原文链接：https://www.360docs.net/doc/bd4246162.html,/user1/2198/archives/2006/11033.html

我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1

所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管为反相之用，使输入为“0”时，输出也为“0”）。对于图1，当左端的输入为“0”时，前面的三极管截止（即集电极C跟发射极E之间相当于断开），所以5V电源通过1K电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。

我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0”时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。

再看图三。图三中那个1K的电阻即是上拉电阻。如果开关闭合，则有电流从1K电阻及开关上流过，但由于开关闭和时电阻为0（方便我们的讨论，实际情况中开关电阻不为0，另外对于三极管还存在饱和压降），所以在开关上的电压为0，即输出电平为0。如果开关断开，则由于开关电阻为无穷大（同上，不考虑实际中的漏电流），所以流过的电流为0，因此在1K电阻上的压降也为0，所以输出端的电压就是5V了，这样就能输出高电平了。但是这个输出的内阻是比较大的（即1KΩ），如果接一个电阻为R的负载，通过分压计算，就可以算得最后的输出电压为5*R/(R+1000)伏，即5/(1+1000/R)伏。所以，如果要达到一

定的电压的话，R就不能太小。如果R真的太小，而导致输出电压不够的话，那我们只有通过减小那个1K的上拉电阻来增加驱动能力。但是，上拉电阻又不能取得太小，因为当开关闭合时，将产生电流，由于开关能流过的电流是有限的，因此限制了上拉电阻的取值，另外还需要考虑到，当输出低电平时，负载可能还会给提供一部分电流从开关流过，因此要综合这些电流考虑来选择合适的上拉电阻。

如果我们将一个读数据用的输入端接在输出端，这样就是一个IO口了（51的IO口就是这样的结构，其中P0口内部不带上拉，而其它三个口带内部上拉），当我们要使用输入功能时，只要将输出口设置为1即可，这样就相当于那个开关断开，而对于P0口来说，就是高阻态了。

对于漏极开路（OD）输出，跟集电极开路输出是十分类似的。将上面的三极管换成场效应管即可。这样集电极就变成了漏极，OC就变成了OD，原理分析是一样的。

另一种输出结构是推挽输出。推挽输出的结构就是把上面的上拉电阻也换成一个开关，当要输出高电平时，上面的开关通，下面的开关断；而要输出低电平时，则刚好相反。比起OC或者OD来说，这样的推挽结构高、低电平驱动能力都很强。如果两个输出不同电平的输出口接在一起的话，就会产生很大的电流，有可能将输出口烧坏。而上面说的OC或OD输出则不会有这样的情况，因为上拉电阻提供的电流比较小。如果是推挽输出的要设置为高阻态时，则两个开关必须同时断开（或者在输出口上使用一个传输门），这样可作为输入状态，AVR 单片机的一些IO口就是这种结构。

posted @ 2010-08-10 11:14 神一样驴子阅读(51) | 评论(0) | 编辑

（转）OC门与线与逻辑

OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。为什么引入OC门？实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC

门来实现“线与逻辑”。OC门主要用于3个方面：实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。

有没有上拉电阻选择的计算公式呢？

上下拉电阻：

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须加上拉电阻，以提高输出的高电平值。

3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑

以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

集电极开路输出大概有以下几个好处：

1.可以实现线与功能，即两个或多个输出端可并联在一起，然后接一上拉电阻至高电平。这样，只要有一个输出是低，

那么结果就是低，即实现了与的功能。

2.跟上面的有点类似，那就是多个门输出端接在一起时，不会导致损坏。

3.可以用来控制较高的电平。典型应用可以看看ULN2003。

4.跟3类似，当输出断开时，为高阻态，这样就可以做输入口使用了。典型应用请看8951单片机的IO口结构，

置1时即为输入口。

对于集电极开路（OC）或者漏极开路（OD）输出的，如果要输出高电平，必须接上拉电阻，因为OC或OD门，

置1时输出相当于悬空。

线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。用OC门实现线与，应同时在输出端口应加一个上拉电阻。

三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。