EDA_VHDL_数据采集电路和简易存储示波器设计

EDA数据采集电路和简易存储示波器设计

（1）实验目的：主LPM RAM模块的VHDL组件定制，调用和使用;熟悉的A / D 和D / A与FPGA接口电路的设计;了解HDL文本描述和原理组合设计方法。

完成第一个文本输入元素ADCINT，组件CNT10B VHDL源设计，图形输入元素ADCINT，组件CNT10B，组件RAM8B连接原理图绘制符合要求，如图1

所示。

（2）试验原理：FPGA设计项目是使用直接控制0809对模拟信号进行采样，那么好的8位的二进制数据被转换迅速在存储器中，完成后的一个或几个周期的采样的模拟信号），供应链管理（SCM）系统（例如，由外部电路的存储器读出处理中的样本数据。样品内存在许多方面可以实现：

1，外部随机存取存储器RAM。其优点是大容量内存，缺点是需要外部芯片和RAM的读取和写入速度较低;电缆过长和FPGA，尤其是在存储数据时，需要解决的递增，并进一步影响数据写入速度。

2 FPGA内部EAB / ESB和等等。Altera的FPGA器件包含类似EAB模块。由EAB模块具有高速FIFO。FIFO是更适合于作为一个高速的A / D采样的数据存储。

基于以上的讨论中，A / D采样电路系统可以被绘制在图1中所示的电路原理图。其中的成员函数描述如下：

1。组件ADCINT。见程序1，ADCINT，采样状态机控制0809，VHDL描述和含义的输入和输出信号具有相同的问题，26。

2。组件CNT10B。见CNT10B RAM的9位地址计数器，这个计数器时钟CLK0 WE控制：当WE = '1'，CLK0 = LOCK0; LOCK0从0809采样控制器LOCK0（每产生一个锁存脉冲采样周期），然后在采样允许阶段，RAM的地址锁存时钟inclock = CLKOUT = LOCK0;，0809脉冲通过每一个LOCK0收集到数据，该数据被锁存到的RAM（RAM8B模块）。

WE = '0'的抽检违禁阶段，允许读取RAM中的数据时，CLKOUT = CLK0 = CLK =采样状态机的时钟（一般取65536Hz）由于CLK的频率比较高，扫描速度的RAM地址，此时在RAM的数据输出端Q [7 .. 0]连接DAC0832将能够看到刚刚通过的0809采用示波器的波形数据。

3。组件RAM8B。这是一个LPM_RAM的8-bit数据线，9条地址线。WREN 写使能，高电平有效。

（3）实验内容：让ADDA = '1';模拟信号IN1端口0809（可用实验系统右下角的电位测量的模拟信号）来完成设计，仿真波形分析，在硬件设计结果，旋风收集到的数据RAM系统中的RAM / ROM数据编辑器的QuartusII了解。

（4）实验内容：优化设计。仿真和电路设计，这种设计是的START信号故障，如果是这样，改善ADCINT设计（也可以用其他方法），但不包括START毛刺。锁定销（5）实验内容：图1的电路来完成的硬件设计和模拟测试。0809和0832针锁：组件ADCINT“针实验8-2和7-1被锁定的参考问题26。WE键控制;为了方便实验，CLK然后clock0频率选择64Hz的（较慢的采样时钟），它的状态机的时钟硬件实验，建议选择电路模式，第5号，开放的+ /-12V电源，首先我们= '1'键被设置为高，允许采样，由于程序集ADDA <= '1'，的AIN1模拟信号，你可以共同协调实验板上的电位器（手动模拟信号产生），将采用转换后的数据到内存中，然后按钮1，WE = '0'，clock0的频率选择16384Hz（选择更高的时钟），可以看出，从示波器数据存储在RAM中（已经通过第一至QuartusII

的RAM系统中的读写器观察到RAM中的数据）。

图1 ADC0809采样电路：RSV.bdf

（6）实验内容4：程序设置ADDA <= '0'，模拟信号将AIN0到从外部的信号源，即AIN0输入信号的模拟连续信号。从实验箱的外部的模拟信号，如下所示：

首先，打开+ /-12V电源，GW48主系统板右侧的JL11跳线座短L_f结束;的跳线块“JP18”“输入”端的系统时钟右下角64HZ相;和一个插座“JP17”“OUTPUT”的最左边的结束实验箱“JL10”坐“AIN0的相位的结尾，所以将64Hz的采样的模拟信号连接到0809的IN0一侧（注在这种情况下，与实施例8-2/12集ADDA <= '0'），可以尝试调节“JP18”以上的电位，使右侧的主系统“WAVE OUT端输出正常信号波形（监控用示波器调峰值4V）。

需要注意的是，如果你想采用高频时钟（CLK = 64采样）数据在内存扫描可以在示波器上观察到，工作（clock0访问的16384Hz）。

可以是一个高层次的关键是一个采样的模拟信号，示波器显示的波形存储在RAM中的数据。

仅根据用上述方法（7）5：实验内容会被发现，示波器显示的波形是不理想的，从RAM的数据被清扫的是不是一个完整波形周期。或测试一个状态机的设计，部分的数据被锁存到的RAM改善元件CNT10B的组合，因此，存储在RAM中的数据，在示波器上扫出通过D / A数据是一个完整的波形数据。

（8）实验内容6：在图8-15的电路中，锯齿波发生器，扫描时钟与地址发生器的时钟增加。锯齿数据通过另一个D / A输出，控制示波器X终端上（图中未锯齿波信号的范围内），而Y侧，从D / A是给定的采样信息，在RAM中，从而完成一个相对完成存储示波器的显示控制。

[步骤1]

LIBRARY IEEE;

使用IEEE.STD_LOGIC_1164.ALL的;

实体ADCINT IS

PORT（A：std_logic_vector（7 DOWNTO 0）- 从0809转换好的8位数据CLK：IN STD_LOGIC; - 状态机的时钟

EOC：STD_LOGIC - 转换状态指示器，水平低转换

ALE：OUT STD_LOGIC; - 8个模拟信号通道地址锁存信号

START：STD_LOGIC; - 转换启动信号

OE：OUT STD_LOGIC; - 三态数据输出控制信号

ADDA：OUT STD_LOGIC; - 最低的信道比特控制信号

OUT STD_LOGIC LOCK0：- 可观察数据锁存时钟

问：OUT std_logic_vector（7 DOWNTO 0））- 8位数据输出

END ADCINT;

建筑行为ADCINT

型状态为（ST0，ST1，ST2，ST3，ST4），- 定义的状态亚型

信号CURRENT_STATE，次态：国家：= ST0;

信号REGL：STD_LOGIC_VECTOR（7 DOWNTO 0）;

信号锁定：STD_LOGIC; - 转换后的数据输出锁存时钟信号

BEGIN

ADDA <= '1'; - ADDA <= '0'，信道的模拟信号转换成IN0; ADDA <= '1'，那么信道IN1

Q <= REGL LOCK0 <=锁定;

COM：的进程（CURRENT_STATE，EOC）BEGIN - 每个国家需要转换

的情况下CURRENT_STATE是

ST0 =>啤酒<= '0'; START <= '0';-LOCK <= '0'; OE <= '0';次态<= ST1 - 0809的初始化时间

当ST1 =>啤酒<= '1'; START <= '1';-LOCK <= '0'; OE <= '0';次态<= ST2; - 开始采样

当ST2 =>啤酒<= '0'; START <= '0'; LOCK <= '0'; OE <= '0';

IF（EOC = '1'）THEN次态<= ST3; - EOC = 1表示转换结束

次态<= ST2; END IF; - 转换还没有结束，继续等待

当ST3 =>啤酒<= '0'; START <= '0'; LOCK <= '0'; OE <= '1';次态<= ST4 - 打开OE，输出转换后的数据

当ST4 =>啤酒<= '0'; START <= '0'; LOCK <= '1'; OE <= '1';次态<= ST0;

当别人=>次态<= ST0;

END CASE;

结束进程COM;

REG：过程（CLK）

BEGIN

IF（CLK'EVENT和CLK = '1'），THEN CURRENT_STATE <=次态; END IF; 结束进程REG - 由信号CURRENT_STATE的这个过程的当前状态值：REG LATCH1：PROCESS（LOCK）- 此过程中，LOCK（锁定）的上升沿转换良好的数据锁定到

BEGIN

IF LOCK = '1'和LOCK'EVENT THEN REGL的<= D; END IF;

结束进程LATCH1;

END行为;

[2]计划

LIBRARY IEEE;

使用IEEE.STD_LOGIC_1164.ALL的;

使用IEEE.STD_LOGIC_UNSIGNED.ALL的;

的ENTITY CNT10B是

端口（LOCK0，CLR：IN STD_LOGIC;

CLK：STD_LOGIC;

WE：STD_LOGIC;

DOUT：OUT STD_LOGIC_VECTOR（8 DOWNTO 0）;

CLKOUT：OUT STD_LOGIC）;

END CNT10B;

建筑行为CNT10B是

信号CQI：STD_LOGIC_VECTOR（8 DOWNTO 0）;

信号CLK0：STD_LOGIC;

BEGIN

CLK0 <= LOCK0：当我们= '1'ELSE

CLK;

过程（CLK0，CLR，CQI）

BEGIN

如果CLR = '1'，那么CQI <=“000000000”;

ELSIF CLK0'EVENT和CLK0 = '1'然后CQI <= CQI + 1; END IF; 结束进程;

DOUT = CQI; CLKOUT <= CLK0;

END行为;

撤消修改