FPGA消除毛刺的方法
毛刺的消除
毛刺
时序仿真输出波形
引入了D 引入了D触发器的长帧同步时钟的产生
module longframe2(clk,strb); parameter DELAY=8; input clk; output strb; reg[7:0] counter; reg temp,strb; always@(posedge clk) begin if(counter==255) counter<=0; else counter<=counter+1; end always@(posedge clk) begin strb<=temp;end //引入触发器 //引入触发器 always@(counter) begin if(counter<=(DELAY-1)) temp<=1; else temp<=0; if(counter<=(DELAYend endmodule
消除毛刺后的时序仿真输出波形
延时方式去毛刺
延时方式去毛刺
逻辑方式去毛刺
逻辑方式去毛刺
定时方式去毛刺
定时方式去毛刺
跨时钟域设计
module metastable(clka,clkb,ina,outb); input clka,clkb,ina; output outb; reg outb,outa; always @(posedge clka) outa=ina; always @(posedge clkb) outb=outa; outa outb~reg0 endmodule
FPGA设计中毛刺的消除 FPGA设计中毛刺的消除
信号在FPGA器件内部通过连线和逻辑门时， 信号在FPGA器件内部通过连线和逻辑门时， 都有一定的延时。因此多路信号的电平值发生 变化时，在信号变化的瞬间，组合逻辑的输出 有先后顺序，往往会出现一些不正确的“毛刺” 有先后顺序，往往会出现一些不正确的“毛刺” （Glitch），称为“冒险”（Hazard）现象。 Glitch），称为“冒险” Hazard）现象。 这些毛刺在电路板的设计中由于PCB走线时， 这些毛刺在电路板的设计中由于PCB走线时， 存在分布电感和分布电容，所以许多毛刺能够 被自然滤除，而在PLD内部没有分布电感和电 被自然滤除，而在PLD内部没有分布电感和电 容，这些毛刺将被完整地保留并向下一级传递， 所以在FPGA设计中，如何消除毛刺就变得很 所以在FPGA设计中，如何消除毛刺就变得很 重要。
FPGA中的毛刺信号解析
FPGA设计中毛刺信号解析在FPGA的设计中，毛刺现象是长期困扰电子设计工程师的设计问题之一, 是影响工程师设计效率和数字系统设计有效性和可靠性的主要因素。
由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟,在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，即毛刺信号，这是由FPGA 内部结构特性决定的。
毛刺现象在FPGA的设计中是不可避免的，有时任何一点毛刺就可以导致系统出错,尤其是对尖峰脉冲或脉冲边沿敏感的电路更是如此。
任何组合电路、反馈电路和计数器都可能是潜在的毛刺信号发生器，但毛刺并不是对所有输入都有危害，如触发器的D输入端，只要毛刺不出现在时钟的上升沿并满足数据的建立保持时间，就不会对系统造成危害。
而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(CLEAR)、预置信号(PRESET)、时钟输入信号(CLK)或锁存器的输入信号时就会产生逻辑错误。
在实际设计过程中，应尽量避免将带有毛刺的信号直接接入对毛刺敏感的输入端上，对于产生的毛刺，应仔细分析毛刺的来源和性质，针对不同的信号，采取不同的解决方法加以消除。
因此，克服和解决毛刺问题对现代数字系统设计尤为重要。
本文从FPGA的原理结构的角度探讨了产生毛刺的原因及产生的条件，在此基础上，总结了多种不同的消除方法，在最后结合具体的应用对解决方案进行深入的分析。
1毛刺产生的原因以图1的例子分析毛刺产生的起因：图1是一个3位同步加法计数器，当使能端为高电平时，在每个时钟上升沿时刻，QA ,QB,QC从000逐步变到111，进入到全1状态后，进位输出端输出半个时钟脉冲宽度的高电平，但从图2仿真结果中可以看到在011变化到100时刻ROC出现了尖脉冲，即毛刺。
以Xilinx的FPGA为例分析其内部结构，如图3所示[2]。
FPGA芯片是由可构造的输入输出块(Input/OutputBlock，IOB)、可构造逻辑块(Cinfigur able Logic Block，CLB)和可编程连线资源(Programmable Interconnect Array，PIA)3种可构造单元构成的。
数字电路毛刺消除问题
数字电路⽑刺消除问题参考博⽂：和1. ⽑刺的产⽣原因：冒险和竞争使⽤分⽴元件设计电路时，由于PCB在⾛线时，存在分布电容和电容，所以在⼏ns内⽑刺被⾃然滤除，⽽在PLD内部没有分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题⽐较重要。
信号在FPGA器件内部通过连线和逻辑单元时，都有⼀定的延时。
延时的⼤⼩与连线的长短和逻辑单元的数⽬有关，同时还受器件的制造⼯艺、⼯作电压、温度等条件的影响。
信号的⾼低电平转换也需要⼀定的过渡时间。
由于存在这两⽅⾯因素，多路信号的电平值发⽣变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现⼀些不正确的尖峰信号，这些尖峰信号称为"⽑刺"。
如果⼀个组合逻辑电路中有"⽑刺"出现，就说明该电路存在"冒险"。
可以概括的讲，只要输⼊信号同时变化，（经过内部⾛线）组合逻辑必将产⽣⽑刺。
将它们的输出直接连接到时钟输⼊端、清零或置位端⼝的设计⽅法是错误的，这可能会导致严重的后果。
所以我们必须检查设计中所有时钟、清零和置位等对⽑刺敏感的输⼊端⼝，确保输⼊不会含有任何⽑刺。
存在逻辑冒险的电路：仿真波形：2. 判断是否存在冒险关于冒险的知识，数电书上有详细的说明，当时没有认真学，只了解个⼤概，现在⼜要重新看...还记得当年画卡诺图时的痛苦冒险按照产⽣⽅式分为静态冒险 & 动态冒险两⼤类。
静态冒险指输⼊有变化，⽽输出不应该变化时产⽣的窄脉冲；动态冒险指输⼊变化时，输出也应该变化时产⽣的冒险。
动态冒险是由静态冒险引起的，所以，存在动态冒险的电路也存在静态冒险。
静态冒险根据产⽣条件不同，分为功能冒险和逻辑冒险两种。
当有两个或两个以上的输⼊信号同时变化时，在输出端有⽑刺，称为功能冒险；如果只有⼀个输⼊变量变化时，出现的冒险称为逻辑冒险。
因为动态冒险是由静态冒险引起的，所以消除了静态冒险，也就消除了动态冒险。
FPGA设计中抗干扰问题及毛刺信号的消除
制干 扰 ，本 文从 不 同 的 角度 深 入探 讨 了抗 干扰 及 毛刺 产 生 的原 因及 产 生 的条件 ，总 结 了多种 不 同
的解决方法，使得 Ｆ Ｇ 设计更加优化 ，合理。 ＰＡ
关键 词 ：Ｆ Ｇ ； 抗 干扰 ； 毛刺信 号 ＰＡ 中图分 类号 ：Ｔ ３ ｉ１ Ｐ３． １ 文献标 识码 ：Ａ 文 章编 号 ： １０ － ０ ２ ０ ）０．０９０ ０ ９４ １（０ ９ ６０ ５．４ ６
器。
（ ）Ｆ Ｇ 二 Ｐ Ａ中干 扰 的原 因
信号 在Ｆ Ｇ 器件 内部通过 连线 和逻 辑单元 ＰＡ 时， 都有一定 的延时。 延时的大小与连线的长短和
逻辑单元的数 目 有关 ，同时还受器件的制造工艺 、
在Ｆ Ｇ 设 计 中 ，设 计思 路一般 是 微处 理 器 和 ＰＡ Ｆ Ｇ 相 结合 的方 法 ，另外 ，还 有 电源 、信 号 的采 ＰＡ
第 ｌ 卷 第 ６ 期 ７ ２０ ０ ９年 １ ２月
呼伦贝尔学院学报
Ｊ ｕ ｎ ｌ ｆ Ｈｕ ｕ ｂ ｉｒ Ｃｏ ｌ ｏ ｒ ａ ｌ ｎ ｅ ｅ ｌ ｏ ｅ
Ｎｏ． ６
Ｖｏｉ１ ．
Ｐ ｂｉｈ ｄ ｉ ｃ ｍｂ ｒ ０ ９ ｕ ｌ ｅ ｎ Ｄｅ ｅ ｅ． ０ ｓ ２
．
５ ９．
Ｐ Ｍ、 Ｓ 可编程连线 Ｐ 组成 ，其中我们主要采用编 Ｉ
程 的方式 控制其 内部 门阵列 的连 接情况 。 另外 一种 较常用 的 Ｆ Ｇ Ｐ Ａ为 Ａｔｒ公 司生产 的 Ｆ Ｅ ０ Ｅ系 ｌ ａ ｅ Ｌ Ｘ１Ｋ
输的路径不同， 或是各种器件延迟时间不同 ， 这种
现象也称为竞争 。 当然所以竞争都有可能造成输 出 波形产生不应有的尖脉冲 （ 俗称毛刺 ） 即产生毛 ， 刺信号， 这种现象成为冒险。 如果布尔式中有相反 的信号则可能产生竞争和 冒险现象。
基于FPGA的机械去毛刺机组控制系统实现技术
文章编号 ： １ ０ ０ １ —２ ２ ６ ５ （ ２ ０ １ ３ ） １ ０— ０ ０ ６ ９— ０ ４
基于 Ｆ Ｐ Ｇ Ａ的机 械 去 毛 刺 机 组 控 制 系统 实 现 技 术
朱 兴 华 ， 王 晓峰 ， 吴 新 明 ， 王成 飞
（ １ ． 常州 数控 技 术研 究所 ， 江 苏 常州 ２ １ ３ １ ６ ４ ； ２ ． 江南现 代 工业研 究 院 ， 江 苏 常州 ２ １ ３ １ ６ ４ ）
（ １ ．Ｃ ｈ ａ ｎ ｇ ｚ ｈ ｏ ｕ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ｏ ｆ Ｎｕ ｍｅ ｒ ｉ ｃ ａ ｌ Ｃ ｏ ｎ ｔ ｒ ｏ ｌ Ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ ，Ｃ ｈ ａ ｎ ｇ ｚ ｈ ｏ ｕ Ｊ ｉ ａ ｎ ｇ ｓ ｕ ２ １ ３ １ ６ ４，Ｃ ｈ ｉ ｎ ａ ；２ ． Ｔ ｈ ｅ Ｊ ｉ ａ ｎ ｇ ｎ ａ ｎ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ｏ ｆ Ｍｏ ｄ ｅ ｒ ｎ Ｉ ｎ ｄ ｕ ｓ ｔ ｒ ｙ，Ｃ ｈ ａ ｎ ｇ ｚ ｈ ｏ ｕ Ｊ ｉ ａ ｎ ｇ ｓ ｕ ２ １ ３ １ ６ ４，Ｃｈ ｉ ｎ ａ ）
摘要 ： 根 据机械 去 毛刺 系统的 功 能需要 ， 基 于 Ａｌ ｔ ｅ ｒ ａ公 司 的 Ｃ ＹＣ Ｌ Ｏ ＮＥ Ｉ Ｉ系列 Ｆ Ｐ ＧＡ 器 件 ， 利 用 Ｖｅ ｒ ｉ ｌ —
ｏ ｇ Ｈ Ｄ Ｌ硬 件 描 述 语 言 在 Ｑ ｕ ａ ｒ ｔ ｕ ｓ Ｉ Ｉ ９ ． ０开 发 环 境 下 ， 实 现 了去 毛 刺 机 的 组 控 制 系统 。 组 控 制 系 统 包
第１ ０期 ２ ０ １ ３年 １ ０月
组 合 机 床 与 自 动 化 加 工 技 术
Ｍ ｏ ｄｕｌ ａｒ Ｍ ａ ｃ ｈ ｉ ｎｅ Ｔｏ ｏ ｌ＆ Ａ ｕ ｔ ｏ ｍａ ｔ ｉ ｃ Ｍ ａ ｎｕ ｆ ａ ｃ ｔ ｕｒ ｉ ｎｇ Ｔｅ ｃ ｈｎｉ ｑ ｕｅ
毛刺与抗干扰
毛刺与抗干扰在FPGA的设计中，毛刺现象是影响设计效率和数字系统设计有效性和可靠性的主要因素。
由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟，在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，即毛刺信号，这是由FPGA内部结构特性决定的。
毛刺现象在FPGA的设计中是不可避免的，有时任何一点毛刺就可以导致系统出错，尤其是对尖峰脉冲或脉冲边沿敏感的电路更是如此。
因此，克服和解决毛刺问题对现代数字系统设计尤为重要。
一、FPGA电路中毛刺的产生我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。
延时的大小不仅和连线的长短有关，还和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。
因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。
这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
另外，由于FPGA及其他的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到下一级，从而使得毛刺问题更加突出。
可见，即使是在最简单的逻辑运算中，如果出现了多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。
而现在在数字电路设计及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。
这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。
总的来说，毛刺发生的条件就是同一时刻有多个信号输入发生改变。
二、毛刺的消除方法1.利用冗余项法利用冗余项消除毛刺有两种方法：代数法和卡诺图法，两者都是通过增加冗余项来消除险象，只是前者针对于函数表达式而后者针对于真值表。
以卡诺图为例，若两个卡诺图的两圆相切，其对应的电路就可能产生险象。
因此，修改卡诺图，在卡诺图的两圆相切处增加一个圆，以增加多余项来消除逻辑冒险。
FPGA毛刺产生的原因及其抑制方法
图 ２给出 了一个逻 辑 冒险 的电路 ，从图 ３的仿真 波形可
以看 出， “ Ａ、Ｂ、Ｃ 、Ｄ ”４个输入 信号 经过布 线延时 以后 ，
高低 电平变换不 是同时发生 的，这导致输 出信号 “ Ｕ ”出现 ＯＴ
了毛刺 。可 以概括 地讲 ，只要输 入信号 同时变化 ，组合逻辑
必将产生毛刺 。 将 它们的输 出直接连接 到时钟输 入端 、清零
８ … Ａ ．
ｔｕ ｓ
ｔ — ｈ
３ … Ｂ ．
时 钟
ｔ： ｓ 建立时间 ｔ： ｕ ｈ保持时间
８． ． Ｃ ．
… ． ．
Ｄ
图 １ 建 立与 保 持 时 间
图 ２ 逻 辑 冒 险 的 电 路
Ｄ Ｃ Ｂ Ａ ｏｔ ｕ ０ 。 ０ Ｏ ０ Ｏ Ｉ ， 一 ｌ Ｉ 。 ； ： ｉ ： ； ：
２ 竞争和 冒 险
在使用分立元件设计数字 系统时 ，由于 Ｐ Ｂ走 线时 ，存 Ｃ 在分布 电感 和电容 ，所 以几 纳秒 的毛刺将被 自然滤 除 ，而在
Ｐ Ｄ 内部 决无分 布 电感 和 电容 ，所 以在 Ｐ ＤＦ Ｇ 设计 中 ， Ｌ Ｌ ／Ｐ Ａ 竞争和 冒险问题将变得较为突出 。 信号在 Ｆ Ｇ 器件 内部 通过连 线和逻辑 单元 时 ，都有 一 ＰＡ
电脑 编程技 巧与维护 பைடு நூலகம்
ＦＧ Ｐ Ａ毛刺产生 的原 因及其抑制 方法
孙 晓东
（ 山电视发射台 ，唐 山 ０ ３ ０ ） 唐 ６０ ０ 摘 要 ： 简单分析 了 Ｐ ＤＦ Ｇ Ｌ ／Ｐ Ａ内部产生毛刺 、影响和其产生过 程、原理 。通过改变毛刺产 生条件 （ 用格 雷码取 采
代 二 进 制 计 数 器） ，采 用 同步 电路 等 方 法 减 少其 危 害 。
FPGA设计中毛刺信号解析
FPGA设计中毛刺信号解析
在FPGA（Field-Programmable Gate Array）设计中，毛刺信号是一种不稳定的、短暂的、高频的信号噪声。
这种信号可能是由于电路中的突变或者切换引起的，通常会引起系统性能下降或者功能异常。
因此，解析和处理毛刺信号对于FPGA设计来说非常重要。
下面将介绍如何解析毛刺信号以及常见的解决方法。
一种常见的解决方法是通过信号滤波来降低毛刺的影响。
滤波可以通过数字滤波器实现，常见的滤波器包括低通滤波器、中通滤波器和带通滤波器。
根据毛刺信号的特征，选择适合的滤波器参数，可以有效地去除毛刺信号。
另一种方法是通过信号的去抖动处理来消除毛刺影响。
去抖动是一种通过延迟信号的上升或下降边沿的方法，以消除信号中的瞬时毛刺。
通过添加适当的延迟，我们可以使得毛刺信号在系统中不被处理，从而减少对系统性能的影响。
此外，我们还可以通过时序优化来减少毛刺问题。
时序优化包括调整时钟频率、优化时序路径和消除时序冲突等。
通过优化时序，我们可以使得信号在FPGA中的传输更加平稳和稳定，从而减少毛刺信号的出现。
在一些特殊情况下，信号毛刺可能需要通过硬件逻辑设计来解决。
例如，我们可以使用状态机、锁存器或者计数器等特殊电路来对毛刺信号进行抑制和消除。
综上所述，FPGA设计中毛刺信号解析是一个复杂的问题，需要综合考虑信号源、滤波、去抖动、时序优化和硬件逻辑等方面。
通过合理选择
解决方案，并借助模拟和数字混合仿真工具的帮助，我们可以有效地解析和处理毛刺信号，提高系统性能和功能稳定性。
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如何解决FPGA电路设计中的毛刺问题
如何解决FPGA电路设计中的毛刺问题
武汉大学电气工程学院张志杰汪翔
引言
随着半导体技术的飞速发展，FPGA（Field Programmable Gate Array）的计算能力、容量以及可靠性也有了很大的提高。
它正以高度灵活的用户现场编程功能、灵活的反复改写功能、高可靠性等优点，成为数字电路设计、数字信号处理等领域的新宠。
但和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题。
它的出现会影响电路工作的稳定性、可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。
因此，如何有效正确的解决设计中出现的毛刺，就成为整个设计中的关键一环。
本文就FPGA设计中出现的毛刺问题，根据笔者自己的经验和体会，提出了几种简单可行的解决方法和思路，供同行供交流与参考。
FPGA电路中毛刺的产生
我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。
延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。
因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。
这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
另外，由于FPGA以及其它的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到后一级，从而使得毛刺问题更加突出。
可见，即使是在最简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。
而现在使用在数字电路设计以及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。
这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。
下面我们将以乘法运算电路来说明毛刺的产生以及去除，在实验中，我们使用的编程软件是Quartus II2.0，实验器件为Cyclone
EP1CF400I7。
需要说明一点，由于示波器无法显示该整数运算的结果，我们这里将只给出软件仿真的结果。
而具体的编程以及程序的下载我们在这里也不再详述，可以参考相关的文献书籍。
毛刺的消除方法
首先，我们来设计一个简单的乘法运算电路。
运算电路所示。
(c)所示，如果在不加任何的去除毛刺的措施的时候，我们可以看到结果c中含有大量的毛刺。
产生的原因就是在时钟的上升沿，每个输入（a和b）的各个数据线上的数据都不可能保证同时到达，也就是说在时钟读取数据线上的数据的时候，有的数据线上读取的已经是新的数据，而有的数据线上读取的仍然是上一个数据，这样无疑会产生毛刺信号，而当数据完全稳定的时候，毛刺信号也就自然消失了。
输出加D触发器
这是一种比较传统的去除毛刺的方法。
原理就是用一个D触发器去读带毛刺的信号，利用D触发器对输入信号的毛刺不敏感的特点，去除信号中的毛刺。
这种方法在简单的逻辑电路中是常见的一种方法，尤其是对信号中发生在非时钟跳变沿的毛刺信号去除效果非常的明显。
但是对于大多数的时序电路来说，毛刺信号往往发生在时钟信号的跳变沿，这样D触发器的效果就没有那么明显了（见图2，加D触发器以后的输出q，仍含有毛刺）。
另外，D触发器的使用还会给系统带来一定的延时，特别是在系统级数较多的情况下，延时也将变大，因此在使用D触发器去除毛刺的时候，一定要视情况而定，并不是所有的毛刺都可以用D触发器来消除。
信号同步法
在很多文章中都提到，设计数字电路的时候采用同步电路可以大大减少毛刺。
另外，由于大多数毛刺都比较短（大概几个纳秒），只要毛刺不出现在时钟跳变沿，毛刺信号就不会对系统造成危害了。
因此很多人认为，只要在整个系统中使用同一个时钟就可以达到系统同步的目标了。
但是这里面有一个非常严重的问题，就是时钟信号和其他所有的信号一样，在FPGA器件中传递的时候是有延时的，这样根本就无法预知时钟跳变沿的精确位置。
也就是说我们无法保证在某个时钟的跳变沿读取的数据是一个稳定的数据，尤其是在多级设计中，这个问题就更加突出了。
因此，做到真正的"同步"就是去除毛刺信号的关键问题。
我认为这里同步的关键就是保证在时钟的跳变沿读取的数据是稳定的数据而不是毛刺数据。
以这个思想为出发点，提出了以下几种具体的信号同步方法。
信号延时同步法
首先，我们给出了一个两级乘法（c=a b；q=d c）的运算结果（所示，这里不再给出运算电路）。
可以看到，在没加任何处理过程的时候，两级结果c和q中都含有大量的毛刺信号。
其中毛刺信号产生的原因就是在计算时钟跳变时刻，数据信号同时发生了跳变。
另外，第一级信号c中含有大量的毛刺，在经过第二次乘法运算以后被明显放大了，从图3可以看出q中毛刺更加严重了。
但在很多实际工作中，我们最关心的往往是最后的输出结果（q），只要中间信号的毛刺对后面的输出没有什么影响我们就不需要对它们作任何处理了。
因此，这里所提出的信号同步的核心思想就是消除这些中间毛刺信号的影响。
信号延时法，它的原理就是在两级信号传递的过程中加一个延时环节，从而保证在下一个模块中读取到的数据是稳定后的数据，即不包含毛刺信号。
这里所指的信号延时可以是数据信号的延时，也可以是时钟信号的延时。
由于篇幅的关系，这里我们主要以对时钟信号的延时来说明信号延时法的原理。
对上述计算过程加时钟信号延时的原理及结果如图4所示。
图4中的clkdelay就是时钟延时环节。
在加这个环节以前的时钟信号是直接连到模块b上的，这样两个模块使用同一时钟，好像已经做到了同步，但是所示，结果中含有大量的毛刺，其原因就是产生毛刺的根本原因--“竞争冒险"现象没有得到根本性的消除。
加时钟延时环节的作用就是要从根本上消除“竞争冒险”，其过程是将控制模块b的时钟延时一段时间，使得模块b的控制时钟在上跳变化时数据c已经达到了稳定，即不含毛刺信号的数据，而这时数据d也已达到稳定，这样竞争冒险现象消除了，从而毛刺信号也得到了有效的抑制，如图4 (c) 所示。
与时钟延时法的原理相同，我们也可以在数据信号加延时环节来消除竞争冒险的现象，达到真正的同步。
这里的延时环节可以使用Quartus Ⅱ提供的lcell实现，也可以使用D触发器和一个高频的计数脉冲灵活实现。
另外我们也可以从综合结果（图4 (c)所示）看到，所加的延时环节占用的芯片资源是很少的，是一种简单有效而且节约资源的方法。
时钟信号的灵活使用
和上述方法的原理相似，灵活使用时钟信号的目的也是尽可能的消除竞争冒险。
比如在时钟的第一个跳变沿触发模块a，下一个跳变沿控制触发模块b，这样时钟的交替控制也在一定程度上消除了竞争冒险，从而抑制了毛刺信号。
还比如分别使用时钟的上升沿或者下降沿控制不同的模块。
但是这些方法不适合使用在比较复杂的设计中，否则会使设计的条理非常的混乱，给以后的阅读修改带来很大的困难。
因此，在选用这种方法的时候一定要慎重。
状态机控制
对于大型的数字电路设计，状态机是一种非常理想的选择，能使运行性能和硬件资源的占用达到最佳的优化，另外灵活的使用状态机也可以实现信号的同步和消除毛刺的目的。
在数据传递比较复杂的多模块系统中，由状态机在特定的时刻分别发出控制特定模块的时钟信号或者模块使能信号，状态机的循环控制就可以使得整个系统协调运作，同时减少毛刺信号。
那么只要我们在状态机的触发时间上加以处理，就可以避免竞争冒险，从而抑制毛刺的产生。
原理如图5所示。
限于篇幅的原因，这里我们只讲述状态机控制的原理，提出一种新的思路。
总结
由于毛刺信号对FPGA器件的运行有很大的影响，如何有效抑制毛刺信号就成了一个非常突出的问题。
但是必须强调的一点就是，我们首先必须对程序设计本身进行优化和改进，使毛刺信号的产生降低到最小，比如将一些信号用变量代替来减小延时等。
另外，在实际应用中如何选用适合的方法也非常的重要，一定要慎重考虑。
比如延时环节的加入会使整个系统的延时增大，加入太多时就会影响系统的运行等。