实验一_2选1多路选择器的设计说明
EDA：实验六2选1和4选1多路选择实验
实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。
2、实现两个多路选择器,一个2选1,一个4选1。
3、学会用于VHDL语言进行程序设计。
二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。
当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。
说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。
sw3,sw2为4选1的地址，sw4为2选1的地址。
三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。
2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、将实验板左端的JP103全部用短路帽接上（共八个）。
四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。
图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。
实验1 多路选择器
激励代码解释： `timescale 10 ns/ 1 ps module mux21_vlg_tst();
reg a; reg b; reg s; wire y;
// 设置时间尺度和时间精度 // 测试代码的端口参数列表为空 // 输入变量声明为 reg 型变量
// 输出变量声明为 wire 型变量
always 语句块的使用
always 块的语句格式如下： always @（<敏感事件列表>）
各可执行的语句； …… 其中敏感事件列表中列出了所有影响 always 块中输出的信号清单，也就是 说，如果敏感事件列表中的任何一个变量发生了变化，都要执行 always 语句块 中的语句。如 always @ (a or b or s)表示：只要 a、b、s 中的任何一个变量发生了 变化，就立刻执行 always 语句块中的语句。 为了方便起见，敏感列表也可以用“*”代替，如 always @ (*)， （*）号将 自动包含 always 语句块中右边的语句或条件表达式中的所有信号。如程序清单 2， 只要 always 语句块中表达式右边出现的变量 a 和 b，或者条件表达式中出现的变 量 s，这三个变量中的任何一个变量发生了变化，就立刻执行 always 语句块中的 语句。 always 语句还有另外一种形式，即：always 后面不带任何有关敏感事件列表
多路选择器设计说明书
工业职业技术学院课程名称 CAD课程设计题目多路抢答器设计系院电子工程系班级电子信息0901学号 0501090130姓名世涛指导老师旭2010年12月31前言电路设计自动化（Electronic Design Automation,EAD）技术是将电路设计中各种工作交由计算机来协助完成，是在电子计算机辅助设计技术基础上发展起来的计算机设计技术。
它集计算机、电子和计算机辅助制造、计算机辅助测试等技术于一体，不仅具有强大的设计能力，而且具有测试、分析及管理功能。
他改变了以往采用定量计算和电路实验为基础的传统设计方式，是电子电路的分析与设计方法发生了重大变革。
在这次大型作业中我们就利用电路设计自动化这门技术来设计多路抢答器电路，把所有工作都由计算机协助完成，经过元件设计，原理图设计，PCB图设计，最后通过3D视图检验设计布局和效果。
抢答器在竞赛中有很大用处,它能准确、公正、直观地判断出第1抢答者。
通过抢答器的指示灯显示、数码显示和警示蜂鸣等手段指示出第1抢答者。
早期的抢答器只由几个三极管、可控硅、发光管等组成，能通过发光管的指示辩认出选手。
现在大多数抢答器均使用单片机或数字集成电路，并且附加了如计时、得分显示等功能。
现代的抢答器一般分为电子抢答器和电脑抢答器。
市场上的抢答器参差不齐，存在着线路复杂、成本较高、稳定性低等问题，要么制作复杂，要么可靠性低，减少兴致。
做为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使电子器件的抢答器损坏，再购置的麻烦和及时性就会影响活动的开展。
借助逻辑电路制作一个抢答器，具有数字化，制作方便，结构简单，等诸多优点。
摘要抢答器作为一种工具，已广泛应用于各种智力和知识竞赛场合。
抢答器多向着数字智能化发展，数字抢答器由主体电路与扩展电路两大部分组成：优先编码电路、锁存器、译码电路将输入信号显示；用控制电路和开关启动报警电路，以上两部分组成主体电路；通过定时电路和译码电路将脉冲信号在显示器上输出实现计时功能，构成扩展电路。
数据选择器及其应用实验报告
数据选择器及其应用实验报告实验目的：
本实验的目的是通过实现数据选择器的功能，加深对于数字电路的理解，并提升对于数字电路实现的实践能力。
实验原理：
数据选择器是一种能够从多个数据信号中选择特定信号输出的数字电路，通常它有一个或多个数据输入线、一个或多个控制输入线、一个输出线和一个使能输入线。
在数据选择器输出线上的输出值，取决于控制输入线上的值以及选择从哪一个数据输入线接收数据信号。
在本次实验中，我们使用的是双二选一的数码开关。
“双”指的是它一共有两个信道供选择，“二选一”则代表只会选择其中一个信道作为输出。
实验步骤：
1.根据实验原理和实验材料的提供，搭建实验电路。
2.设置信号源，对选择器进行输入数据和控制信号的测试。
3.根据信号源输出的数据，通过实验电路计算出数据选择器输出的结果。
4.逐一更改控制信号的值，反复测试并记录数据。
并对实验记录进行整理和比较分析，以达到理解、检验和加深对数据选择器的认识。
实验结果：
在实验中我们完成了数据选择器的搭建和调试，并通过多次实验数据的记录与比较，成功实现了数据选择器的功能。
实验结论：
通过本次实验，我们深入学习了数据选择器的工作原理和实现方式，并从中进一步了解了数字电路的基本概念和实现方式。
通
过反复实验和分析，我们成功完成了数据选择器的功能调试，提升了我们的实践能力和对数字电路的理解。
EDA技术实验报告完整版
福建农林大学金山学院信息工程类实验报告课程名称：EDA技术姓名：邱彬彬系：信息与机电工程系专业：电子信息工程专业年级：2010级学号：100201079指导教师：蔡剑卿职称：讲师2013年05月03日实验项目列表福建农林大学金山学院信息工程类实验报告系：信息与机电工程系专业：电子信息工程年级： 2010级姓名：邱彬彬学号： 100201079 实验课程： EDA技术实验室号：__田实405 实验设备号： 2B 实验时间： 2013年4月13日指导教师签字：成绩：实验一Quartus II 9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。
2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。
Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。
3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。
利用Quartus II 9.0软件实现引脚锁定和编译文件下载。
利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。
5．实验内容及实验数据记录安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
EDA---多路选择器的设计实验
多路选择器的设计实验一．实验项目多路选择器的设计二．实验目的1.进一步熟悉Quartus II的VHDL文本设计流程，组合电路的设计仿真和硬件测试。
2.通过用VHDL设计一个4选1的多路选择器，掌握使用VHDL输入方式，进行FPGA/CPLD电路设计的方法。
3.熟悉多路选择器的功能。
三．实验设备及工具Quartus II 18.1四．实验内容与步骤1.准备工作：创建Quartus II项目。
2.设计输入：采用HDL输入方式。
新建文件（菜单File/ New...）选择VHDL文件类型（VHDL File），扩展名*.vhd，输入VHDL设计的代码，文件存盘。
3.编译、综合：在Processing菜单选择Start Compilation 项自动进行编译。
4.进行仿真：功能仿真、时序仿真。
新建“激励信号”的波形文件：（菜单File/New...）选择波形文件类型（Wector Waveform File）选择要仿真的节点：在“Name”列空白处，右键菜单，如上图所示。
选择菜单“Insert Node or Bus...”，在对话框选择“Nodes Finder”按钮根据过滤条件，列出节点名称：List选择节点 OK根据需要编辑输入端口“激励信号”的波形注意：保存波形文件，默认文件名即可。
运行仿真工具：如果仿真没有错误，则完成后自动打开仿真结果的波形窗口（仿真报告窗口）。
检查仿真波形是否正确：注意，需要人工判定结果，是否跟设计要求相符。
5. 器件编程：把设计下载到目标电路上，用实际器件验证设计是否正确。
正确连接下载线（电脑和目标电路板之间）在Tools 菜单内选择Programmer项（或者按钮），出现编程器窗口。
指定下载电缆类型：Byte Blaster、USB Blaster等。
选择下载（配置、烧录）方式：JTAG、AS等下载的目标文件：*.sof、*.pof勾选“Program/Configure”，CPLD器件可以选择加密器件点击Start按钮，开始下载五. 实验结果及结果分析多路选择器的代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY A ISPORT(h,i,j,k : IN STD_LOGIC;x,y : IN STD_LOGIC;z : OUT STD_LOGIC);END ENTITY A;ARCHITECTURE BHV OF A ISSIGNAL S :STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINS <= x & y ;PROCESS(x,y)BEGINCASE (S) ISWHEN"00"=> z<=h;WHEN"01"=> z<=i;WHEN"10"=> z<=j;WHEN"11"=> z<=k;when OTHERS => NULL ;END CASE;END PROCESS;END ARCHITECTURE BHV ;多路选择器的编译：多路选择器的仿真：结果分析：a,b,c,d是4个输入端口，s1和s0为通道选择控制信号端，y为输出端。
多路选择器的设计实验总结
多路选择器的设计实验总结
多路选择器是数字电路中常用的一种基本逻辑电路,其作用是从多个输入信号中选出特定的一个输出信号,通常用于数据选择、数据传输、时序控制等方面。
在设计实验中,我们学习了多路选择器的基本原理和设计方法,并通过实际操作进行了验证和实现。
设计多路选择器的基本原理是通过组合逻辑电路实现。
其中,基本的二选一多路选择器可以用两个输入端口（A和B）和一个选择端口（S）实现。
当S为0时,输出为A；当S为1时,输出为B。
多路选择器的数量可以根据需要进行扩展,例如四选一、八选一等。
在实验中,我们通过电路仿真软件（如Proteus、Logisim等）进行多路选择器的电路设计和验证。
首先,我们根据多路选择器的基本原理,采用门电路（如与门、或门、非门等）实现多路选择器的输入端口和选择端口。
然后,使用多路选择器的输出端口将所需输出信号进行选通,并最终将选中的输出信号送出。
在实验设计过程中,需要注意以下几点：
1. 多路选择器的输入信号应当满足逻辑电平标准,即高电平和低电平分别表示1和0。
2. 选择端口的数量应当根据需要进行确定,使用最少的选择端口来满足设计要求。
3. 在多路选择器的设计中,需要注意延迟时间、功耗和可靠性等方面的综合考虑。
通过实验的设计和验证,我们深入了解了多路选择器的基本原理与设计方法,提高了我们对数字电路的理解和技能水平。
VHDL实验报告一2选1多路选择器
实验一实验目的：熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试二、实验内容内容（一）用vhdl语言设计2选1多路选择器参考例3-1程序设计如下：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;y: out bit);end entity mux21a;architecture one of mux21a isbeginy<=a when s='0' else b;end architecture one全程编译后软件提示0错误，3警告，可以继续下面仿真操作。
程序分析：这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。
时序仿真及分析：时序仿真输入图：时序仿真输出图：时序分析：由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b下载和硬件测试：引脚锁定图：程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock2接8Hz信号。
通过键一控制s，当键一进行切换时，明显能听到扬声器发出两种不同音调的声音。
实验内容（二）双二选一多路选择器设计程序设计：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;y: out bit);end entity mux21a;architecture one of mux21a isbeginy<=a when s='0' else b;end architecture one;entity muxk isport (a1,a2,a3,s0,s1:in bit;outy:out bit);end entity muxk;architecture bhv of muxk iscomponent mux21aport (a,b,s:in bit;y:out bit);end component;signal tmp: bit;beginu1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture bhv;全程编译后软件提示0错误，2警告程序分析：这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。
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(4 )实验内容2(附加实验内容，有时间同学做）：
将设计的多路选择器看成是一个元件mux21a ，利用模块调用来描述下图，并将此文件放在 同一目录中。
u1
MUXK
a1 MUX21A
a2
a
a3
b
tmp y
s1
s
u2
MUX21A a
b
y
s
outy
s0
以下是参考程序：
module MUXK (a1, a2, a3, s0, s1, outy);
(5) 实验报告：
根据以上的实验内容写出实验报告，包括 程序设计、软件编译、仿真分析、硬件测试和 详细实验过程；给出程序分析报告、仿真波形 图及其分析报告。
实验注意事项：
1、每次做实验前先签到（考勤依据之一），
签名包括姓名学号以及电脑编号。 2、程序设计好，编译仿真正确后，作好引脚 锁定并编译。检查正确后才打开实验箱的电源。
3、对逻辑芯片编程下载前，一定注意先将
实验模式选择正确。
4、预习报告在每次实验开始时交老师签字 （考勤依据之二），实验完成老师检查并提问 后在实验操作栏签字并给出操作分数。
知识回顾 Knowledge Review
按照十一章的步骤对上例分别进行编译、综合 、仿真。并对其仿真波形作出分析说明。
MUXK的仿真波形
(4) 实验内容3：
引脚锁定以及硬件下载测试。若目标器 件 是 EPM7128SLC84-15(MAX7000S 系 列 ) ， 建 议 选 实 验 电 路 模 式 5 ， 用 键 1(PIO0 ， 引 脚 号为4)控制s0；用键2(PIO1，引脚号为5)控 制s1；a3、a2和a1分别接clock5(引脚号为75) 、clock0(引脚号为2)和clock2(引脚号为70)； 输出信号outy仍接扬声器spker(引脚号为81) 。 通 过 短 路 帽 选 择 clock0 接 256Hz 信 号 ， clock5接1024Hz，clock2接8Hz信号。最后进 行编译、下载和硬件测试实验。
参考源代码：
module mux21a (a, b, s, y);
input a; input b; input s; output y; wire y;
assign y = (s == 1'b0) ? a : b ; endm3) 实验内容2：
引脚锁定以及硬件下载测试。若目标器 件 是 EPM7128SLC84-15(MAX7000S 系 列 ) ， 建 议 选 实 验 电 路 模 式 5 ， 用 键 1(PIO0 ， 引 脚 号 为 4) 控 制 s ； a 和 b 分 别 接 clock5( 引 脚 号 为 75)、clock0(引脚号为2)；输出信号y接扬声 器 spker( 引 脚 号 为 81) 。 通 过 短 路 帽 选 择 clock0接256Hz信号，clock5接1024Hz，最后 进行编译、下载和硬件测试实验。
input a1; input a2; input a3; input s0; input s1; output outy; wire outy;
wire tmp;
mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule
实验一 简单组合电路的设计
(1) 实验目的：
熟悉QUARTUSⅡ的Verilog HDL文本设计流 程全过程，学习简单组合电路的设计、多层 次电路设计、仿真和硬件测试。
(2) 实验内容1：
按 照 QUARTUSII 应 用 向 导 给 出 的 步 骤 ， 利 用 QUARTUSⅡ完成2选1多路选择器的文本编辑 输入(mux21a.v)和仿真测试等步骤，给出仿真 波形。最后在实验系统上进行硬件测试，实际 验证本项设计的功能。