DDR3&DDR4设计与仿真详解
DDR3详解
DDR3详解DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）⼆原⽂地址：* DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）⼆作者：andyhzw 1．结构框图：2．管脚功能描述3．状态图：Power on: 上电Reset Procedure: 复位过程Initialization: 初始化ZQCL: 上电初始化后，⽤完成校准ZQ电阻。
ZQCL会触发DRAM内部的校准引擎，⼀旦校准完成，校准后的值会传递到DRAM 的IO管脚上，并反映为输出驱动和ODT阻值。
ZQCS: 周期性的校准，能够跟随电压和温度的变化⽽变化。
校准需要更短的时间窗⼝，⼀次校准，可以有效的纠正最⼩0.5%的RON和RTT电阻。
Al：Additive latency.是⽤来在总线上保持命令或者数据的有效时间。
在ddr3允许直接操作读和写的操作过程中，AL是总线上的数据出现到进⼊器件内部的时间。
下图为DDR3标准所⽀持的时间操作。
Write Leveling:为了得到更好的信号完整性，DDR3存储模块采取了FLY_BY 的拓扑结构，来处理命令、地址、控制信号和时钟。
FLY_BY的拓扑结构可以有效的减少stub的数量和他们的长度，但是却会导致时钟和strobe信号在每个芯⽚上的flight time skew,这使得控制器（FPGA或者CPU）很难以保持Tdqss ,tdss和tdsh这些时序。
这样，ddr3⽀持write leveling这样⼀个特性，来允许控制器来补偿倾斜（flight time skew）。
存储器控制器能够⽤该特性和从DDR3反馈的数据调整DQS和CK之间的关系。
在这种调整中，存储器控制器可以对DQS信号可调整的延时，来与时钟信号的上升边沿对齐。
控制器不停对DQS进⾏延时，直到发现从0到1之间的跳变出现，然后DQS的延时通过这样的⽅式被建⽴起来了，由此可以保证tDQSS。
DDR3基本知识
DDR3基本知识一、DDR3简介DDR3（double-data-rate three synchronous dynamic random access memory）是应用在计算机及电子产品领域的一种高带宽并行数据总线。
DDR3在DDR2的基础上继承发展而来，其数据传输速度为DDR2的两倍。
同时，DDR3标准可以使单颗内存芯片的容量更为扩大，达到512Mb至8Gb，从而使采用DDR3芯片的内存条容量扩大到最高16GB。
此外，DDR3的工作电压降低为1.5V，比采用1.8V的DDR2省电30%左右。
说到底，这些指标上的提升在技术上最大的支撑来自于芯片制造工艺的提升，90nm甚至更先进的45nm制造工艺使得同样功能的MOS管可以制造的更小，从而带来更快、更密、更省电的技术提升。
DDR3的发展实在不能说是顺利，虽然在2005年就已经有最初的标准发布并于2007年应用于Intel P35 “Bearlake”芯片组上，但并没有像业界预想的那样很快替代DDR2，这中间还经历了对SDRAM业界影响深远的金融危机，不但使DDR3占领市场的速度更加减慢，还使DDR3在技术上一度走在世界领先地位的内存大厂奇梦达倒闭，实在是让人惋惜。
虽然如此，DDR3现今是并行SDRAM家族中速度最快的成熟标准，JEDEC标准规定的DDR3最高速度可达1600MT/s（注，1MT/s即为每秒钟一百万次传输）。
不仅如此，内存厂商还可以生产速度高于JEDEC标准的DDR3产品，如速度为2000MT/s的DDR3产品，甚至有报道称其最高速度可高达2500MT/s。
二、DDR存储器特性1) 时钟的上升和下降沿同时传输数据DDR存储器的主要优势就是能够同时在时钟循环的上升和下降沿提取数据，从而把给定时钟频率的数据速率提高1倍。
例如，在DDR200器件中，数据传输频率为200 MHz，而总线速度则为100 MHz。
2) 工作电压低DDR1、DDR2和DDR3存储器的电压分别为2.5、1.8和1.5V，因此与采用3.3V的正常SDRAM芯片组相比，它们在电源管理中产生的热量更少，效率更高。
[转]DDR3基础知识介绍
![[转]DDR3基础知识介绍](https://img.taocdn.com/s3/m/dc8e1a3eb5daa58da0116c175f0e7cd1842518ef.png)
[转]DDR3基础知识介绍本⽂转⾃：1，DDR3基本内容介绍1.1，DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。
所谓同步，是指DDR3数据的读取写⼊是按时钟同步的；所谓动态，是指DDR3中的数据掉电⽆法保存，且需要周期性的刷新，才能保持数据；所谓随机存取，即可以随机操作任⼀地址的数据；所谓double-data-rate，即时钟的上升沿和下降沿都发⽣数据传输。
DDR3读取速度是SDRAM的8倍，为什么呢？这⾥不是太懂，也⼀直没懂，因为感觉⽹上的资料都有问题，官⽅的DDR3⼿册也没有介绍这点。
不过官⽅⼿册讲到DDR3采⽤8n prefetch技术，数据在存储矩阵和IO⼝之间有⼀个类似于FIFO的缓存结构。
以16bit位宽的ddr3来说，存储矩阵与这个fifo的接⼝就为8*16bit = 124bit。
那么问题来了，要实现最终的8倍传输，由于上下沿都采样，时钟可以扩展为原来的2倍；那么剩下的4倍就需要IO⼝频率来提⾼了；那么对于存储矩阵与fifo的接⼝的时钟是多少呢？这就不知道了，按照⽹上说的核⼼频率（为IO频率的1/4）的说法，那就需要数据线128根，这可能吗？不过这会不会也是单⽚ddr3位宽不能太⾼的原因？问题先留在这⾥，以后懂了在来解答。
以micron的MT41K256M16TW-107为例，MT41K为型号，256M16表⽰⼤⼩为256M*16 = 4Gb，TW为96pin BGA封装，-107为速度等级（时钟1.07ns，933Mhz，速度1866MT/s），平常说的DDR3 1333也就是指1s内传输1333次数据。
该DDR3是8Bank配置，即BA[2:0]；数据位宽配置为16bit；⾏地址A[14:0]，列地址A[9:0]，那么算下来正好4Gb。
不过需要注意，由于8n prefetch，列地址A[2:0]实际上并不使⽤，因为存储矩阵中⼀个单元（CELL）为128bit，即⼀个Bank内是按32768*128*128划分的，如下图所⽰。
ddr3 工作原理
ddr3 工作原理
DDR3（Double Data Rate 3）是一种计算机内存类型，具有较
高的数据传输速率和较低的功耗。
它的工作原理主要通过以下几个步骤实现：
1. 内存芯片存储结构：DDR3内存芯片中包含多个存储单元，
每个单元可以存储一个比特的数据。
这些存储单元按矩阵形式排列，并由行和列所组成。
2. 数据传输速率：DDR3内存具有双倍数据传输速率，意味着
它能够在每次时钟跳变时传输两个数据（即一个前沿和一个后沿）。
这使得DDR3内存的传输速度是之前内存类型的两倍。
3. 脉冲信号：DDR3内存通过控制电压上升和下降的脉冲信号
来传递数据。
这些脉冲信号由内存控制器产生，并在内存总线上发送给内存芯片。
4. 行地址选择：在进行读写操作之前，需要选择要操作的行地址。
内存控制器通过发送特定的命令和地址信号，将要访问的行地址发送给DDR3内存芯片。
5. 数据读取：一旦行地址被选择，DDR3芯片将读取该行中的
数据，并将其返回给内存控制器。
数据通过内存总线传送，然后被送到计算机的其他组件进行处理。
6. 数据写入：当需要将数据写入DDR3内存时，内存控制器
将待写入的数据发送给内存芯片。
芯片将数据写入所选择的行
中，并进行相应的存储。
写入操作可以通过发送特定的命令和地址信号来触发。
总的来说，DDR3内存的工作原理基于高速的数据传输、精确的控制信号和适当的内存芯片结构。
它能够提供较高的存储容量和传输速率，从而提升计算机系统的性能和响应速度。
DDR3内存
DDR3内存优点1、频率的大幅度增加。
DDR3内存目前的规格有：DDR3-800、DDR3-1066、DDR3-1333、DDR3-1600。
起始频率为800Mhz，最高规格的DDR3-1600运行频率达到了1600Mhz，已经是DDR2内存最高频率的两倍，更有疯狂玩家将DDR3内存超频到2000Mhz以上。
不过现在的高端Intel 处理器也仅仅只有1333Mhz的前端总线，所以内存有点浪费了。
2、带宽的提高。
首先解释一下带宽的概念，带宽指的是内存的带宽，作一个比喻，我们可以把cpu和北桥看作是两个具有密切联系的城市，内存是两个城市之间交易的仓库和运输公路，内存容量相当于仓库的容量，带宽则是两座城市之间的公路。
DDR3内存可以提供高达12.8Gb/s的带宽，如果双通道的话则可以提供高达25.6Gb/s的带宽。
3、DDR2内存采用的4bit数据预取技术提升频率，DDR3内存则采用的是8bit数据预取技术提升频率。
4、延迟值的增加，绝对延迟的降低。
延迟指的是系统进入数据进行存取操作就绪状态前等待内存响应的时间。
体现内存延迟的就是我们通常说的时序，如：DDR2-800的标准时序是5-5-5-18，DDR3-800内存标准时序达到了6-6-6-15。
四个数字第一个数字表示为CAS Latency(简称CL值)内存CAS延迟时间，重要参数。
第二个数字RAS-to-CAS Delay （简称tRCD）内存行地址传输到列地址的延迟时间。
第三个则是ROV-Precharge Delay代表内存行地址选通脉冲预充电时间。
第四个ROW-active Delay(tRAS)代表内存行地址选通延迟，这些参数数值越低越好。
其实整个内存的延迟需要将颗粒的运行频率计算在内，所以CL值和延迟值是两个不同的概念，实际上DDR3内存的绝对延迟值相比DDR2内存降低了。
5、功耗的降低。
电压降至 1.5v。
DDR3-800相对DDR2-800降低达72%，DDR3-1066相对DDR2-1066降低达83%。
DDR3
2002年 DDR3宣称
早在2002年6月28日，JEDEC就宣布开始开发DDR3内存标准，但从2006的情况来看，DDR2才刚开始普及， DDR3标准更是连影也没见到。不过已经有众多厂商拿出了自己的DDR3解决方案，纷纷宣布成功开发出了DDR3内存 芯片，从中我们仿佛能感觉到DDR3临近的脚步。而从已经有芯片可以生产出来这一点来看，DDR3的标准设计工作 也已经接近尾声。
DDR3
计算机内存规格之一
01 技术概论
03 与DDR2比较 05 性能优势
目录
02 新型设计 04 内存改进 06 发展历史
DDR3是一种计算机内存规格。它属于SDRAM家族的内存产品，提供了相较于DDR2 SDRAM更高的运行效能与更 低的电压，是DDR2 SDRAM（同步动态动态随机存取内存）的后继者（增加至八倍）。
(4)通用性好：相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。由于针脚、封装等关键特性不变，搭配 DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低成本大有好处。
DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。许多低端的显卡也有采用DDR3显存的。
发展历史
与DDR2比较
1.突发长度（Burst Length，BL）：由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也 固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bitBurst Chop（突发突 变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12 线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而 代之的是更灵活的突发传输控制（如4bit顺序突发）。
DDR3与DDR2的区别是什么？
DDR3（Double Data Rate 3）和DDR2（Double Data Rate 2）是计算机内存标准，它们有以下主要区别：
1. 电压：DDR3工作电压为1.5V，而DDR2的工作电压为1.8V。
DDR3使用更低的电压，相比DDR2能够降低功耗并提供更好的能效。
2. 传输速率：DDR3的传输速率比DDR2更高。
DDR3的传输速率可以达到800MHz至2133MHz，而DDR2则在400MHz至1066MHz之间。
因此，DDR3的传输速度更快，可以提供更高的数据传输带宽。
3. 内存密度：DDR3内存可以提供更大的内存容量。
DDR2技术在单个模块上通常限制为2GB（部分更高容量可用），而DDR3技术可以提供4GB、8GB甚至更高容量的单个内存模块。
4. 时序延迟：DDR3具有更低的时序延迟。
时序延迟是指内存存取数据的速度。
DDR3可以实现更低的CL（CAS Latency）延迟，提供更快的访问速度。
5. 数据预取技术：DDR3通过引入更高级的数据预取技术，
可以提供更高的数据吞吐量。
虽然DDR3相比DDR2拥有更多的优势，但它们的兼容性有所不同。
DDR3内存模块无法与DDR2插槽兼容，需要与兼容DDR3的主板一起使用。
当购买或升级计算机内存时，重要的是选择与计算机主板和处理器兼容的内存类型。
每种类型的内存都有其特定的规格和适用范围，因此建议参考计算机的用户手册或生产商的指南来确定适合的内存类型。
DDR和DDR2DDR3从外观上的区别
DDR和DDR2，DDR3从外观上的区别1、防呆缺口DDR内存单面金手指针脚数量为92个（双面184个），缺口左边为52个针脚，制品右边为40个针脚；DDR2内存单面金手指120个（双面240个），缺口左边为64个针脚，缺口右边为56个针脚；DDR3内存单面金手指也是120个（双面240个），缺口左边为72个针脚，缺口右边为48个针脚。
2、DDR内存的颗粒为长方形，DDR2和DDR3内存的颗粒为正方形，而且体积大约只有DDR内存颗粒的三分之一。
3、使用电压不同DDR2的电压1.8VDDR3的电压1.5V.4 DDR1内存全是采用引角焊接技术，DDR2内存都是BGA焊接技术。
所谓的BGA焊接技术就是看不见引角有点象芯片用胶粘在PCB板上的5 内存上有型号和编号可以知道PC4200 以上包括PC4200 都是DDR2的DDRDDR2DDR3关于DDR与DDR2的整理，ddr1与ddr2的区别什么是 DDR？DDR 内存是双倍数据传输速率同步动态随机存储器的简称，全称 :Double Data Rate,DDR 内存是 SDRAM 向前发展的产品，本质上与 SDRAM 完全相同。
什么是 DDR2？DDR2 是 DDR SDRAM 内存的第二代产品。
它在 DDR 内存技术的基础上加以改进，从而其传输速度更快（可达 667MHZ ），耗电量更低，散热性能更优良。
什么是 DDR1？有时候大家将老的存储技术 DDR 称为 DDR1 ，使之与 DDR2 加以区分。
尽管一般是使用“DDR” ，但 DDR1 与 DDR 的含义相同。
区别分析:DDR2 不能向下兼容 DDR, DDR2 内存芯片与内存模组与 DDR 有很大差异。
例如，DDR2 的工作电压为 1.8 伏，低于 DDR 的 2.5 伏。
DDR2 DIMMs 不能插入 DDR 的插口，反之也不能，因为内存模组有专门的“ 键” 或者插口与其连接器相连。
这些键必须与存储器中的一个键相连，才能插入模块。
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eye width(ps)
621.86
724.29
691.69
735.17
521.61
710.5
far dram
eye height(mV)
eye width(ps)
630.6
731.05
643.67
742.5
602.36
693.65
三、Stub长度对信号的影响
波形对比
近端眼图对比
100mil
• 综合来看主干的串扰也是不可忽略的，但如果空间有限的情况下 可以适当缩小信号间的间距到1.5~2H比较好（权衡的艺术），尽 量避免间距小于1.5H，空间允许的情况下间距越大越好。
真实案例_Guideline
总结
• 从不同mode3的仿真结果可知，时钟信号的串扰影响很大，所以 应该保持和时钟信号的距离至少2H以上，3H会较好。
PCB设计
PCB制板
SMT加工
物料代购
拓扑结构
仿真条件
stripline
Micro-stripe
仿真条件 DDR4 data rate:2400Mbps , controller: V7 , SDRAM DRAM:Z80 DDR3 data rate:1600Mbps , controller:P1020, SDRAM DRAM: V80
near dram
eye height(mV)
eye width(ps)
616.53
750.3
475.31
746.25
298.82
762.21
165.36
737.28
<0
--
far dram
eye height(mV)
eye width(ps)
640.92
756.22
585.42
743.86
476
713.49
• 采用不同的端接对信号的影响也较大，若第一片颗粒信号较差， 建议将末端端接阻值调小（末端线路阻抗50ohm情况下）。
3
阻抗变化对DDRx的影响
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地址/命令/控制信号拓扑结构
问题： 1.为什么Intel PDG里面T型结构，阻抗管控只管控了M段与T段？ 难道B1与B2段阻抗对信号质量无影响？ 2. M段线长为什么没有限制？
22% 2% 2006 2007 2008 2009 2010 2011 2012 2013 2014 2015
1.2 POD12 差分 有 无 有 有
DDR3&4新技术 – Fly by
• 采用了“Fly-by”的拓扑结构
– Address, command, control & clocks – 提升了信号质量…支持更高的速率
Fly-By拓扑结构
• 优点
– 布线更加容易 – 提高信号质量
• 缺点
– 各DRAM到控制器的时序不一致（通过Read/Write Leveling来进行调 节）
DDR3验证_far_mode1
分支部分串扰小结
• 从mode3的仿真结果可知，时钟信号的串扰影响很大，所以应该 保持和时钟信号的距离至少2H以上，3H会较好。
• 综合来看分支间的串扰也是不可忽略的，但如果空间有限的情况 下可以适当缩小信号间的间距到1.5~2H比较好（权衡的艺术）， 尽量避免间距小于1.5H。
4
线长对DDRx的影响
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一、主干段长度对信号的影响
近端眼图对比
1000mil
2000mil
3000mil
4000mil
5000mil
6000mil
远端眼图对比
1000mil
需求 更低功耗和更好的信
号完整性 为点到点应用优化
降低I/O噪声和能耗
支持更高的数据速率 适用于未来的更高密
度的模块
影响DDRx信号的因素
• 拓扑结构 • 端接匹配 • 线路阻抗 • 线长影响 • 串扰影响 • 电源影响 • 芯片驱动能力及片内端接（芯片因素）
2
拓扑及端接对DDRx的影响
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信号质量对比
DDR3 与 DDR4
特点
电压(内核和I/O) 低压标准
数据速率(MT/s) 密度 DBI
DQ驱动器(ALT) DQ总线 RTT值 堆叠引脚
DDR3
DDR4
信令变化
1.5V
1.2V
是 (DDR3L@ 1.35V)
预计 (DDR4L, 可能1.05V)
800, 1066, 1333, 1600, 1866, 2133
•DDR4 launched in 2012,crossover with DDR3 in mid 2015
100%
80% 8% 10% 14% 15% 14% 14% 15% 17% 16% 16% 18% 21%
5% 6% 6% 12% 15% 18% 23% 24% 25%
60%
40% 20%
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DDRx概述
DDR
DDR2
DDRx SDRAM参数
LPDDR2
DDR3
速率(Mbps)
200 ~ 400 400 ~ 800
333 ~ 1066 800 ~ 2133
VDDQ(V)
2.5
电平接口
SSTL_2
选通信号
单端
ODT
无
Slew Rate Derating
200mil
300mil
400mil
500mil
远端眼图对比
100mil
200mil
300mil
400mil
500mil
小结
• Stub长度对信号质量影响较大，Stub越短越好，地址、 控制信号尽量控制在200mil内，时钟信号控制在100mil 内。
Stub length 100mil 200mil 300mil 400mil 500mil
• 当信号速率比较高时（2400Mbps），使用T型拓扑结构的信号明 显比使用Fly-by拓扑结构的信号差，甚至不可接受。
• 当颗粒比较多时（8个或8个以上），无论采用T型拓扑结构还是 fly-by拓扑结构，容性负载补偿对信号有明显的改善。
• 使用T型拓扑结构对T两端的分支对称性要求比较高，当颗粒比较 多时实现起来会比较困难。
01 DDR3&4概述
DDRx发展趋势
DRAM 发展预期
• Mobile DRAM is gaining bit share --12% in 2010 growing to 25% in 2015
• DDR3 shipments surpassed DDR2 in Q1 2010 --DDR3 now accounts for~70% of bit shipments
拓扑结构
如下图所示，左边为DDRx T型拓扑结构。右边的10个case分别列出了 M,B1,B2,T这四段阻抗的阻抗组合关系
波形对比
右图分别列出了各 段阻抗组合下， DDR3在1600Mbps速 率下其中一片颗粒的 波形图。
时序窗口比较
时序Aperture对比如下图所示(多图，点击播放)。
主干间串扰比较_model1_DDR3
近端
远端
主干间串扰比较_model1_DDR4
近端
远端
主干串扰小结
• 从Mode1的仿真情况来看，主干的串扰和分支间串扰类似，1H 的间距大约会有30~50mV的裕量变小。
• 同时也比较了线宽变化（阻抗）对串扰的影响，主干线宽越小（ 阻抗越大），串扰影响越大，再一次证明容性负载补偿的影响。
• 当颗粒较多，速率较高时，尽量采用Fly-by拓扑结构。
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DDR3&4设计与仿真
一博科技SI技术研究部
目录
01 DDR3&4概述 02 DDR3 &4 拓扑结构 03 DDR3 &4时序和布线 04 DDR3&4关键问题 05 案例部分与仿真验证
279.95
667.19
200
---
5
串扰对DDRx的影响
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仿真拓扑结构
右图分别列出了各段阻抗组合下，DDR4在2400Mbps速率下其中一片颗粒的波 形图。
仿真码型
mode1
1600, 1867, 2133, 2400, 2667, 3200
512Mb – 8Gb
2Gb – 16Gb
无
有
40欧姆
48欧姆
SSTL 15
POD 12
120, 60, 40, 30,20
240, 120, 80, 60, 48, 40, 34
否
是
备注
降低能耗
内存能耗下降
演进到更高速度 满足更高容量的内存
mode2
mode3
分支间crosstalk比较_near
分支间走线有适当串扰似乎更好（mode 2）？
1.5H & 1H
|
Mode3下波形对比_near
Mode3下波形对比_far
DDR3验证_near