一种新的栅跟踪电路混合电压CMOS I／O缓冲器

２Ｏ０７年４月　第２期（总第６ｏ期）　济南职业学院学报　

Ｊｏｕｒｎａｌ　ｏｆ　Ｊｉｎａｎ　Ｖｏｃａｔｉｏｎａｌ　Ｃｏｌｌｅｇｅ　Ａｐｆ．２Ｏ０７　

Ｎｏ．２（Ｓ　ａｌ　Ｎｏ．６Ｏ）　

一种新的栅跟踪电路混合电压ＣＭＯＳ　Ｉ／０缓冲器　孙方霞　（东南大学集成电路学院，江苏南京２１００９６）　

摘要：基于栅跟踪电路实现了３．３Ｖ／５Ｖ混合电压工作的ＣＭＯＳ　Ｉ／Ｏ缓冲电路。０．２５ｔｔｍ标准ＣＭＯＳ工艺　模型仿真结果表明，该缓冲电路中的踟０ｓ管栅极电位和Ｎ阱偏置电位可快速跟踪ＰＡＤ电压变化，有效避免　信号变化时可能产生的泄漏电流和栅氧化层可靠・Ｉ￣Ｐ＇Ｉ题。　关键词：栅跟踪电路；混合电压；Ｉ／０缓冲电路；浮动Ｎ阱偏置电路　中图分类号：ＴＮ７７３　文献标识码：Ａ　

１引言　随着ＣＭＯＳ工艺的飞速发展，器件特征尺寸逐渐缩　小，电路工作电压不断降低，有效地降低了芯片功耗。但　是，当前还有很多外围电路或其他芯片工作在较高电压　下…，为了能够与其他不同电源电压下的芯片正常通信，　先进工艺下的芯片必须解决Ｉ／Ｏ管脚的电压兼容问题。　传统的Ｃ３ｔＯＳ　Ｉ／Ｏ缓冲电路已不再适用于混合电压系统，　当管脚处的外部电压高于芯片内部电压时，会导致栅氧化　层可靠性问题ｂ］、热载流子退化ｂ　以及泄漏电流　等。　传统的０．２５ｔｔｍ　Ｃ２￣０Ｓ工艺的Ｉ／Ｏ缓冲电路如图１所　示：　ＶＤＤ　３．３ｖ　图１传统的ＣＭＯＳ　Ｉ／Ｏ缓冲电路　缓冲电路工作在３．３Ｖ电源电压下，当芯片处于接收　状态时，为了关闭上拉ＰＭＯＳ管和下拉ＮＭ０ｓ管，前级驱动　电路必须产生如图１所示的偏置电压，即上拉ＰＭＯＳ管栅　极电压偏置在３．３Ｖ，下拉ＮＭＯＳ管栅极电压偏置在０Ｖ，在　此情况下，ＰＡＤ上的输入信号若高于３．３Ｖ达到５Ｖ，上拉　ＰＭＯＳ管漏端与衬底之间的寄生ＰＮ结正偏，构成泄漏电　流通路，形成ＰＡＤ到电源ＶＤＤ之间的泄漏电流ｌｌｅａｋ，同　时，上拉ＰＭＯＳ管的栅漏电压Ｉｖ　ｌ＿１．７Ｖ＞ＩＶＦＦＨＩ，该管　导通，形成ＰＡＤ到ＶＤＤ的反向沟道漏电流。下拉ＮＭＯＳ　管和输入缓冲电路中的ＭＯＳ器件会因为其栅电压过高而　产生泄漏电流甚至被击穿。　解决上述问题的方法通常是采用厚栅工艺　和Ｎ阱　片外偏置　的方法，厚栅器件可以承受较高的栅电压，通　过片外提供较高的Ｎ阱偏置电压，可有效确保上拉ＰＭＯＳ　管的漏端与衬底之间寄生ＰＮ结反偏，虽然设计方法简单，　但是其设计成本较高。首先厚栅工艺必然增加了芯片制　造成本，Ｎ阱片外偏置需要增加额外的芯片管脚，同时该　偏置一直高于片内的ＶＤＤ，体效应可导致ＰＭＯＳ管的阈值　电压升高。最近，许多基于薄栅工艺的混合电压Ｃ２￣ｔ０Ｓ　Ｉ／　０缓冲电路被提出　，通过浮动Ｎ阱偏置电路可以保证　Ｉ／Ｏ缓冲电路中的Ｎ阱电位跟随ＰＡＤ电压变化，确保　ＰＭＯＳ管的漏端与衬底之间寄生ＰＮ结反偏，Ｉ／Ｏ缓冲电路　既不需要厚栅器件，也不需要额外的Ｎ阱偏置管脚。　目前已出现多种基于薄栅工艺的混合电压Ｉ／Ｏ缓冲　电路，但是此些电路并没有考虑ＰＡＤ电压变化瞬间对缓　冲电路的影响，本文在薄栅工艺下提出一种新的栅跟踪电　路，该电路可以实现ＰＭＯＳ管的栅极电位和Ｎ阱偏置电位　快速跟踪ＰＡＤ电压变化，有效避免信号变化时可能产生　的泄漏电流和栅氧化层可靠性问题。基于此电路和简单　的浮动Ｎ阱偏置电路实现了３．３Ｗ５Ｖ混合电压工作的　Ｃ２￣ｔ０Ｓ　Ｉ／Ｏ缓冲电路。　２设计思路　基于新的栅跟踪电路和浮动Ｎ阱偏置电路的Ｉ／Ｏ缓　冲电路结构框图如图２所示：　

作者简介：孙方霞（１９　一），女，山东济南人，江苏海事职业技术学院船舶与机电工程系讲师。　・７９・　

维普资讯 http://www.cqvip.com 图２新的混合电压Ｉ，０缓冲电路结构框图　浮动Ｎ阱偏置电路实现缓冲电路中Ｎ阱电位的调　整，确保Ｎ阱电位跟随ＰＡＤ电压变化。当ＰＡＤ上的电压　超过芯片电源电压时，Ｎ阱电位可通过浮动Ｎ阱偏置电路　跟随ＰＡＤ电压；当ＰＡＤ上的电压低于或等于电源电压时，　该偏置电路把Ｎ阱的电位还原至芯片电源电压，因此，通　过此电路，可以避免ＰＭＯＳ管的漏～衬底寄生　结正偏，　消除了该ＰＮ结正偏带来的泄漏电流。栅跟踪电路负责产　生输入输出级电路中传输门的ＰＭＯＳ管栅极电压，在ＰＡＤ　电压高于芯片电源电压时，该跟踪电路可以产生与ＰＡＤ　电压相同的ＰＭＯＳ管栅极电压，有效防止了ＰＭＯＳ管反向　导通，避免通过ＰＭＯＳ管沟道形成的ＰＡＤ到ＶＤＤ的泄漏　电流。　图２中的信号ＥＮ、Ｄｏｕｔ和Ｄｉｎ分别为ＦＯ缓冲电路的　输入输出模式控制信号、芯片数据输出信号和芯片数据输　入信号。当ＥＮ为逻辑低电平时，Ｉ７０缓冲电路工作在输　出模式，即ＰＡＤ上的信号跟随Ｄｏｕｔ信号变化。当ＥＮ为逻　辑高电平时，Ｉ７０缓冲电路工作在输入模式，前级驱动电路　产生两个控制信号ＰＤＯ１和ＰＤ０２，使输出级电路相对ＰＡＤ　而言呈高阻态，ＰＡＤ上的数据送至Ｄｉｎ端。通过栅跟踪电　路控制输入级电路中ＰＭＯＳ管的栅极电位，可以确保ＰＡＤ　上信号为高电平且电位高于芯片电源电压时的Ｄｉｎ电平　为芯片电源电压，避免数据输入时高电位ＰＡＤ影响芯片　内部电路。　ＥＳＤ保护电路提供芯片对静电放电的防护能力，使芯　片在制造及日常使用过程中不致受损。　３电路实现　基于第２部分提出的设计思路，根据图２所示的电路　结构框图，本文设计的混合电压ｃＭ０Ｓ　Ｉ７０缓冲电路详细　电路如图３所示：　图中的模块电路与图２中的框图相对应，分别是：由　组合逻辑构成前级驱动电路，加　一删２和　Ⅱ　一＾虹，１构　成输出级电路，衬底与源短接的舭形成浮动Ｎ阱偏置　电路，ＭＮ５一ＭＮｌｌ、ｍ和三个倒相器构成栅跟踪电路，　ＭＮ３一心４、ＭＰ４一ＭＰ５和两个倒相器组成输入级电路，　ＭＮ１２一ＭＮ１５、　一舯、Ｒ１一Ｒ２和００形成ＥＳＤ保护电　路。与ＰＡＤ相接的脚０ｓ管衬底均接浮动的Ｎ阱偏置，如　ＭＰＯ—ＭＰ４、脯、ＭＰ７，可避免ＰＭＯＳ管在ＰＡＤ上电压高于　芯片电源电压时导致ＰＡＤ到衬底之间的泄漏电流。ＭＰ４　和ＭＰＯ分别构成输入输出级电路的传输门，其栅极电位　・８Ｏ・　图３新的混合电压Ｉ７０缓冲电路图　均由栅跟踪电路产生，可避免ＰＡＤ上过高的电压对芯片　内部电路造成影响。　３．１输入模式　当Ｉ７０缓冲电路工作在输入模式时，模式控制信号　为逻辑高电平，即３．３Ｖ，ＥＮ通过前级驱动电路产生的　输出级控制信号ＰＩ）Ｏ１、ＰＤＯ２电平分别为３．３ｖ和ＯＶ。输　出级电路中的下拉管ＭＮ１截止，加叼和ＭＮ１构成的下拉　电路呈高阻态。　ＰＡＤ上输入信号电压若高于芯片电源电压，为５Ｖ时，　栅极接３．３ｖ的ＭＰ１导通，使得该管与ＭＮ２、ＭＰＯ构成的传　输门之间的信号电平上拉为５Ｖ，ＭＮ２截止，ＭＰＯ的栅信号　ＴＧ电位由栅跟踪电路产生。由于栅跟踪电路中的加　和ＭＮ８栅极始终接３．３ｖ，两管始终导通，在ＰＡＤ电压为　５Ｖ时，栅极接３．３Ｖ的　管导通，ＴＧ上的电压由　和　加　、ＭＮ８分压确定，本文设计的加　和ＭＮ８均采用长沟　道倒比ｌ￣ｄＯＳ管，导通电阻大，ｒｉｇ电位可到达近似５Ｖ，因　此，ＭＰＯ截止，高电压ＰＡＤ信号对前级驱动电路不会造成　影响，对芯片内部电路起到保护作用。同时，５Ｖ的ｒｉｇ信　号也使浮动Ｎ阱ＭＯＳ管舭截止，ＭＰ２的栅一衬底ＰＮ结　正偏，使得Ｎ阱电位近似为５Ｖ。ｒｉｇ为５ｖ时，栅跟踪电路　中的ＭＮ５导通，ＩＮＶ６的输入为芯片电源电压３．３Ｖ，ＩＮＶ６　输出低电平，加　截止，对ＴＧ电位没有影响，同时，ＩＮＶ６　的输出接　Ｖ７的输入，ＭＮ１０的栅极电位即为高电平３．　３ｖ，但是ＭＮＩＯ导通与否还要取决于ＭＮｌｌ的工作状态。　在ＰＡＤ电压为５ｖ时，输入级电路中的Ⅲ４导通（Ⅲ４同　样采用倒比１ＯＩＯＳ管），ＩＮＶ８输入为高电平，输出低电平，　ＭＮｌｌ截止，从而使得ＭＮＩＯ亦截止，对　Ｉ１Ｇ信号没有影响。　Ⅲ４导通同时使得　ｖ４输入信号为高电平，电压为３．　３Ｖ，ＭＮ３、ＭＰ４截止，高电压ＰＡＤ信号对输入级电路不会造　成影响，对芯片内部电路起到保护作用，通过　ｖ４和　

维普资讯 http://www.cqvip.com ＩＮＶ５把高电平信号传至Ｄｉｎ信号端，ＭＰ７构成弱上拉电　路，当ＩＮＶ５输入电平开始上升时，输出下降至ＭＰ７开启电　压处，ＭＰ７开始导通，迅速将ＩＮＶ５输入上拉至电源电压，　倒相器输出迅速下降到地，改善了Ｄｉｎ信号的变化斜率。　图３中的电阻Ｒ０为限流电阻。　ＰＡＤ上输入信号电压若低于或等于芯片电源电压时，　ＭＦ３截止，栅接电源电压的ＭＮ７和ＭＮ８把ＴＧ电平下拉到　地，ＭＰＯ、ＭＰ４导通，输出级电路中的ＭＰ１在ＰＡＤ电压低于　或等于芯片电源电压时始终截止，整个输出级电路对ＰＡＤ　而言仍呈高阻态。输入级电路中ＭＮ３和ＭＰ４构成的传输　门始终打开，ＰＡＤ数据可送至Ｄｉｎ端。ＴＧ电位为０Ｖ时，　ＭＰ２导通，Ｎ阱电位等于芯片电源电压３．３Ｖ。　当ＰＡＤ电平由５Ｖ下降至０Ｖ时，ＭＰ３关断呈高阻态，　长沟道倒宽长比的ＭＮ７、ＭＮ８下拉ＴＧ电平时会产生较大　的下拉电流，导致缓冲电路功耗升高，与ＭＮ７并联的ＭＮ９　可以有效地解决此问题。ＴＧ由高变为低时，ＭＮ５、ＭＮ６和　ＩＮＶ６提供ＭＮ９的栅极电位由低变为高，可以使ＭＮ９由截　止到导通，形成ＴＧ到地的大电流通路，加速ＴＧ电位的下　降。同时，对于ＭＮ１０、ＭＮｌｌ构成的下拉电路而言，在ＰＡＤ　电平恒定时，两个ＮＭＯＳ管的栅极电位始终保持相反电平　逻辑，下拉电路不工作，但是，由于ＰＡＤ到ＭＮ１０的栅极比　到ＭＮｌｌ的栅极多一级传输门和一级倒相器，因此，当　ＰＡＤ电平由５Ｖ下降至０Ｖ时，ＭＮ１０的栅极电位比ＭＮｌｌ　栅极电位变化晚近一个门延时的时间，在这段时间内，　ＭＮ１０和ＭＮｌｌ的栅极电位同时为高，两个ＮＭＯＳ管可同时　导通，快速将ＴＧ电位下拉到地。因此，本文提出的栅跟踪　电路可大大改善ＴＧ信号的变化斜率，继而亦改善了Ｎ阱　偏置电位的变化斜率，有效避免信号变化时带来的泄漏电　流。若图３所示的Ｉ／Ｏ缓冲电路ＰＡＤ高电平等于芯片电　源电压，栅跟踪电路产生的ＴＧ信号始终为低电平，浮动Ｎ　阱电路始终保持Ｎ阱电位为电源电压。　３．２输出模式　当Ｉ／Ｏ缓冲电路工作在输出模式时，模式控制信号　ＥＮ为逻辑低电平，输出级控制信号ＰＤＯ１和ＰＤＯ２取决于　Ｄｏｕｔ信号。当Ｄｏｕｔ信号为逻辑低电平时，ＰＤＯ１、ＰＤＯ２均　为逻辑高电平，输出级电路中的上拉传输门关闭，下拉管　ＭＮ１导通，由硎Ｏ和ＭＮ１构成的下拉电路可把ＰＡＤ电压　下拉至０Ｖ。当Ｄｏｕｔ信号为逻辑高电平时，ＰＤＯ１、ＰＤＯ２均　为逻辑低电平，此时，下拉管ＭＮ１截止，下拉电路无效。　由ＭＮ２和ＭＰＯ构成的传输门在ＰＤＯ１为０Ｖ时开启，ＰＡＤ　上的电压取决于芯片外接上拉电阻和上拉电压，若芯片外　接上拉电压为３．３Ｖ，ＭＰ１截止，Ｉ／Ｏ缓冲电路中的输出级　电路对外呈高阻态，ＰＡＤ输出逻辑高电平为３．３Ｖ；若芯片　外接上拉电压为５Ｖ，ＭＰ１导通，ＰＡＤ上的电压即为芯片外　接上拉电阻与芯片内Ｉ／Ｏ缓冲电路输出级电路的串联分　压值，如图４所示：　图中的ＶＣＣ为芯片外接上拉电压，为５Ｖ，Ｒｅｘｔ为外接　上拉电阻，ＶＤＤ为芯片电源电压，为３．３Ｖ，ＧＮＤ为逻辑低　ＶＣＣ　的电路　图４逻辑高电平输出时等效电路　电平，ＰＤＯ１信号近似为ｏＶ，上图中ＰＡＤ到地的芯片通路　电阻比较大，ＰＡＤ上的电压近似为５Ｖ，但是，也可以通过　选择不同的外接上拉电阻Ｒｅｘｔ，得到不同的ＰＡＤ电压，可　提供多种ＰＡＤ高电平电压模式。Ｉ／Ｏ缓冲电路为输出模　式时，浮动Ｎ阱电路和栅跟踪电路亦会根据ＰＡＤ上的电　压产生相应的Ｎ阱电位和ＴＧ栅电位。　图３中的ＥＳＤ保护电路主要利用电容Ｏ０做耦合电　容，构建一个高抗噪的电容耦合ＥＳＤ保护电路。电路正　常工作时，ＭＰ５、ＭＰ６截止，其栅一衬底ＰＮ结反偏，ＭＮ１３、　ＭＮ１５栅极电位被电阻Ｒｌ下拉到地。当ＥＳＤ产生时，　ＭＰ５、ＭＰ６的栅一衬底ＰＮ结正偏，Ｎ阱电位迅速升高，通过　电容Ｃｏ耦合至ＭＮ１３、ＭＮ１５的栅极，使之导通，形成ＰＡＤ　到地的ＥＳＤ保护放电通路。　４分析验证　为验证上述提出的混合电压Ｉ／Ｏ缓冲电路，本文采用　ＳＰＩＣＥ仿真工具在０．２５￣ａｎ标准ＣＭＯＳ工艺下对图３所示　电路进行了模拟仿真，仿真时电路输出均接３ＯｐＦ的负载　电容，即缓冲电路输入模式下，ＰＡＤ接信号源，Ｄｉｎ接３０ｐＦ　的负载电容ＣＬ；输出模式下，Ｄｏｕｔ接信号源，ＰＡＤ接３０ｐＦ　的负载电容ＣＬ，具体仿真电路如图５所示：　基于上图所示的仿真电路图，混合电压Ｉ／Ｏ缓冲电路　仿真结果如图６所示：　仿真结果表明，本文提出的Ｉ／Ｏ缓冲电路可以正常工　作在混合电压下的输入输出模式。从图６（ｂ）中可以看　出，栅ＴＧ电位和Ｎ阱偏置电位可快速跟随ＰＡＤ电压变　化，ＰＡＤ电压从０Ｖ上跳变到５Ｖ后，ＴＧ和Ｎ阱电位仅需　４ｍ的时间就可以达到所需电平，ＰＡＤ电平从５Ｖ下跳到　０Ｖ后，两电位仅需３．５ｍ即可变到所需电平，从而有效避　免了ＰＡＤ信号变化时带来的泄漏电流和栅氧化层可靠性　问题。　本文设计的Ｉ／Ｏ缓冲电路已通过０．２５￣ａｎ标准ＣＭＯＳ　工艺流片验证，成功用于Ｉ２Ｃ协议通信，该缓冲电路的版　图如图７所示：　图中的其他电路包括前级驱动电路和输入输出级电路。