ispLEVER培 训 教 程 (FPGA)

ispLEVER培训教程 (FPGA) - 基于新的莱迪思FPGA（ECP/EC）的设计流程 - 上海莱迪思半导体公司市场部2004 年 5 月英文网址：中文网址：或目录第一节ispLEVER 简介第二节 LEVER 开发工具的FPGA设计输入方法 第三节ModelSim 的使用方法第四节 设计的实现第一节ispLEVER 简介ispLEVER 是Lattice 公司最新推出的一套EDA软件。

提供设计输入、HDL综合、验证、器件适配、布局布线、编程和在系统设计调试。

设计输入可采用原理图、硬件描述语言、混合输入三种方式。

能对所设计的数字电子系统进行功能仿真和时序仿真。

软件中含有不同的工具，适用于各个设计阶段。

软件包含Synplicity公司的“Synplify”、Exemplar Logic公司的“Leonado”综合工具和Lattice的ispVM器件编程工具。

ispLEVER软件提供给开发者一个有力的工具，用于设计所有莱迪思可编程逻辑产品。

软件不仅支持所有Lattice公司的ispLSI 、MACH、ispGDX、ispGAL、GAL器件,还支持莱迪思新的FPGA、FPSC、ispXPGA TM和ispXPLD TM产品系列。

这使得ispLEVER的用户能够设计所有Lattice公司的业界领先的FPGA、FPSC、CPLD产品而不必学习新的设计工具。

软件主要特征：1. 输入方式* 原理图输入* ABEL-HDL输入* VHDL输入* Verilog-HDL输入* EDIF输入* 原理图和硬件描述语言混合输入2.逻辑模拟* 功能模拟* 时序模拟3.编译器* 结构综合、映射、自动布局和布线4.支持的器件* 含有支持ispLSI器件的宏库及MACH器件的宏库、TTL库* 支持所有ispLSI、MACH、ispGDX、ispGAL、GAL、EC、ECP、EC-XP、SC、ORCA FPGA/FPSC、ispXPGA和ispXPLD器件5. 工具* Preference Editor、Module Manager、TCL、Floorplanner、EPIC Device Editor和Constraints Editor6. ispVM工具* 对CPLD器件进行编程第二节 ispLEVER开发工具的FPGA设计输入方法I.启动ispLEVER(按Start=>Programs=>Lattice Semiconductor=>ispLEVER菜单)II.创建一个新的设计项目1. 选择菜单File。

2. 选择New Project...。

3. 在Create New Project对话框的Project Name栏中，键入项目名d:\user\demo.syn。

在Project type栏中选择Schematic/VHDL（ispLEVER软件支持Schematic/ABEL、Schematic/VHDL、Schematic/Verilog、EDIF输入）。

即可看到如下窗口。

图2.1 ispLEVER System Project Navigator主窗口此时，在 ispLEVER System Project Navigator主窗口中，显示一个对话框，这是要你选择综合器。

图2.2选择综合器在该对话框选择Synplify，然后按OK。

你可以看到默认的项目名和器件型号: Untitled and ispLSI5256VE-165LF256。

图2.3默认的器件型号4. 双击ispLSI5256VE-165LF256, 你会看到Device Selector对话框(如图2.4所示)。

5. 在Select Device窗口中选择FPGA器件。

6. 按动器件目录中的滚动条，直到找到并选中器件LFEC20E。

图2.4 选择FPGA器件7. 揿OK按钮，选择这个器件。

8. 在软件弹出的如图2.5所示的Confirm Change窗口中，按Yes按钮。

图2.5 Confirm Change窗口III. VHDL设计输入的操作步骤本例中，选择VHDL类型。

若是Verilog设计输入，则选择Verilog HDL类型。

将该工程文件存盘为demo.syn。

在ispLEVER System Project Navigator主窗口中，选择Source=>New菜单。

在弹出的New Source对话框中，选择VHDL Module类型。

图2.6 选择 VHDL Module此时，软件会产生一个如图2.7所示的New VHDL Source对话框：图2.7 New VHDL Source对话框在对话框的各栏中，分别填入如图2.7所示的信息。

按OK钮后，进入文本编辑器-Text Editor编辑VHDL文件。

在Text Editor中输入如下的VHDL设计，并存盘。

该设计为实现比较器。

采用模块化的分层结构，有一个顶层文件，三个底层文件。

顶层文件library ieee;use ieee.std_logic_1164.all;entity TOP_SCHEMATIC isport (CLK : in std_logic;RST : in std_logic;SEL : in std_logic;DAT : in std_logic_vector (3 downto 0);COMPDAT : in std_logic_vector (3 downto 0);GT_O : out std_logic;LT_O : out std_logic;EQ_O : out std_logic);end TOP_SCHEMATIC;architecture IMP_TOP_SCHEMATIC of TOP_SCHEMATIC iscomponentCOMP_LTport (O1 : out std_logic;IN0 : in std_logic_vector (3 downto 0);IN1 : in std_logic_vector (3 downto 0));component;endCOMP_GTcomponentport (O1 : out std_logic;IN0 : in std_logic_vector (3 downto 0);IN1 : in std_logic_vector (3 downto 0)); endcomponent;component COMP_EQport (O1 : out std_logic;IN0 : in std_logic_vector (3 downto 0);IN1 : in std_logic_vector (3 downto 0));component;endsignal CR : std_logic_vector (3 downto 0);signal W_CR : std_logic_vector (3 downto 0);begin -- IMP_TOP_SCHEMATIC--------------------------------------------- Instantiate lower level modules-------------------------------------------GT_1: COMP_GT port map(GT_O,O1=>=>W_CR,IN0COMPDAT);=>IN1LT_1: COMP_LT port map (=>LT_O,O1W_CR,=>IN0COMPDAT);IN1=>EQ_1: COMP_EQ port map (EQ_O,=>O1=>W_CR,IN0COMPDAT);IN1=>W_CR <= CR;---------------------------------------------- Define logic for loading compare register---- The compare register (cr) is only loaded-- when sel input is asserted on rising edge-- of clk.--------------------------------------------LOAD_COMP_REG : process (CLK, RST)begin -- process LOAD_COMP_REG-- activities triggered by asynchronous reset (active low)then'0'RST=if"0000";CR<=activitiestriggered by rising edge of clock--elsif CLK'event and CLK = '1' then'0'thenSEL=ifCR <= DAT;elseCR;<=CRif;endendif;LOAD_COMP_REG;endprocessend IMP_TOP_SCHEMATIC;底层文件1library ieee;use ieee.std_logic_1164.all;entity COMP_EQ isport (O1 : out std_logic;IN0 : in std_logic_vector (3 downto 0);IN1 : in std_logic_vector (3 downto 0));end COMP_EQ;architecture IMP_COMP_EQ of COMP_EQ isbegin -- IMP_COMP_EQFUNCTION_EQ : process (IN0, IN1)begin -- process FUNCTION_GTif IN0 = IN1 then'1';<=O1elseO1'0';<=if;endprocessFUNCTION_EQ;endend IMP_COMP_EQ;底层文件2library ieee;use ieee.std_logic_1164.all;entity COMP_GT isport (O1 : out std_logic;IN0 : in std_logic_vector (3 downto 0);IN1 : in std_logic_vector (3 downto 0));end COMP_GT;architecture IMP_COMP_GT of COMP_GT isbegin -- IMP_COMP_GTFUNCTION_GT : process (IN0,IN1)begin -- process FUNCTION_GTif IN0 > IN1 thenO1'1';<=else'0';O1<=if;endend process FUNCTION_GT;end IMP_COMP_GT;底层文件3library ieee;use ieee.std_logic_1164.all;entity COMP_LT isport (O1 : out std_logic;IN0 : in std_logic_vector (3 downto 0);IN1 : in std_logic_vector (3 downto 0));end COMP_LT;architecture IMP_COMP_LT of COMP_LT isbegin -- IMP_COMP_LTFUNCTION_LT : process (IN0,IN1)begin -- process FUNCTION_LTif IN0 < IN1 then<='1';O1else'0';O1<=if;endend process FUNCTION_LT;end IMP_COMP_LT;接下来采用Synplify工具对VHDL设计进行综合。