计算机组成原理重点

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说明CPU中的主要寄存器及其功能。

解：
（1）指令寄存器（IR）：用来保存当前正在执行的一条指令。

（2）程序计数器（PC）：用来确定下一条指令的地址。

（3）地址寄存器（AR）：用来保存当前CPU所访问的内存单元的地址。

（4）缓冲寄存器（DR）：<1>作为CPU和内存、外部设备之间信息传送的中转站。

<2>补偿CPU和内存、外围设备之间在操作速度上的差
别。

<3>在单累加器结构的运算器中，缓冲寄存器还可兼作为
操作数寄存器。

（5）通用寄存器（AC）：当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。

（6）状态条件寄存器：保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。

除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统
能及时了解机器运行状态和程序运行状态。

主存储器的性能指标有哪些？含义是什么？
1.解：主存储器的性能指标主要是存储容量、存取时间、存储周期、存储器带宽。

存储容量：一个存储器中可以容纳的存储单元总数。

存取时间：又称存储器访问时间，是指从启动一次存储器操作到完成该操作
所经历的时间。

存储周期：是指连续启动两次独立的存储操作（如连续两次读操作）所需间
隔的最小时间。

存储器带宽：在单位时间中主存传输数据的速率。

1.什么叫指令？什么叫微指令？二者有什么关系？
指令，即指机器指令。

每一条指令可以完成一个独立的算术运算或逻辑运算操作。

控制部件通过控制线向执行部件发出各种控制命令，通常把这种控制命令叫做微命令，而一组实现一定操作功能的微命令的组合，构成一条微指令。

许多条微指令组成的序列构成了微程序，微程序则完成对指令的解释执行。

2.说明机器周期、时钟周期、指令周期之间的关系。

指令周期是指取出并执行一条指令的时间，指令周期常常用若干个CPU周期数来表示，CPU 周期也称为机器周期，而一个CPU周期又包含若干个时钟周期（也称为节拍脉冲或T周期）。

1.CPU响应中断应具备哪些条件？
应具备：
（1）在CPU内部设置的中断允许触发器必须是开放的。

（2）外设有中断请求时，中断请求触发器必须处于“1”状态，保持中断请
求信号。

（3）外设（接口）中断允许触发器必须为“1”，这样才能把外设中断请求送至CPU。

（4）当上述三个条件具备时，CPU在现行指令结束的最后一个状态周期响应中断。

1．微程序共有60条微指令，18个微命令（直接控制），6个微程序分支，请画出微程序控制器组成框图，简述各部分的功能。

由此可画出微程序组成框图如下：
图C13.3
1.微程序共有58条微指令，20个微命令（直接控制），6个微程序分支，请画出微
程序控制器组成框图，描述各部分功能。

由此可画出微程序组成框图如下：
图C15.1
1.设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行
组织。

存储周期T=200ns,数据总线带宽为64位，总线传送周期τ=50ns。

问顺序存
储器和交叉存储器的带宽各是多少？
2.解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：
q=64位×4=256位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是：
t2=mT=4×200ns=800ns=8×10-7(s)
t1=T+(m-1)τ=200+3×50=350ns=3.5×10-7(s)
顺序存储器和交叉存储器的带宽分别是:
W1=q/t2=256/(8×10-7)=32×107(位/s)
W2=q/t1=256/(3.5×10-7)=73×107(位/s)
1.中断接口中有哪些标志触发器？功能是什么？
中断接口中有四个标志触发器：
（1）准备就绪的标志（RD）：一旦设备做好一次数据的接受或发送，便发出一个设备动作完毕信号，使RD标志置“1”。

在中断方式中，该标志用作为
中断源触发器，简称中断触发器。

（2）允许中断触发器（EI）：可以用程序指令来置位。

EI为“1”时，某设备可以向CPU发出中断请求；EI为“0”时，不能向CPU发出中断请求，这
意味着某中断源的中断请求被禁止。

设置EI标志的目的，就是通过软件来
控制是否允许某设备发出中断请求。

（3）中断请求触发器（IR）：它暂存中断请求线上由设备发出的中断请求信号。

当IR标志为“1”时，表示设备发出了中断请求。

（4）中断屏蔽触发器（IM）：是CPU是否受理中断或批准中断的标志。

IM标志为“0”时，CPU可以受理外界的中断请求，反之，IM标志为“1”时，
CPU不受理外界的中断。

1.用16K×16位的DRAM芯片构成64K×32位存储器。

问需要多少个这样的DRAM芯片？
画出该存储器的组成逻辑框图。

DRAM芯片容量为16K×16位=214×16
片内地址线14位（A13—A0），数据线16位。

存储器容量为64K×32位=216×32
全部地址线16位（A15—A0），数据线32位。

所需芯片总数为（64K×32）÷（16K×16）=8（片）
因此存储器可分为4个模块，每个模块16K×32位，各模块通过A15、A14进行2:4译码器选择。

存储器的组成逻辑框图如下：
图C18.2
一个较完整的指令系统应包括哪几类指令？
1.解：一个较完整的指令系统，应包括数据传送指令、算术运算指令、逻辑运算指令、
程序控制指令、输入输出指令、字符串指令、特权指令等。

某总线在一个总线周期中并行传送4B的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，求总线带宽是多少？
解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D 表示，根据总线带宽定义，有：
Dr=D/F=D×f=4B×33×106/s=132MB/s
中断处理过程包括哪些操作步骤？
4．解：中断处理过程如下：
(1)设备提出中断请求
(2)当一条指令执行结束时CPU响应中断
(3)CPU设置“中断屏蔽”标志，不再响应其它中断请求
(4)保存程序断点（PC）
(5)硬件识别中断源（转移到中断服务子程序入口地址）
(6)用软件方法保存CPU现场
(7)为设备服务
(8)恢复CPU现场
(9) “中断屏蔽”标志复位，以便接收其它设备中断请求
(10) 返回主程序
2. 用8K ×8位的ROM 芯片和8K ×8位的RAM 芯片组成一个32K ×8位的存储器，其中RAM 地址占24K （地址为2000H ～7FFFH ），ROM 地址占8K （地址为0000H ～1FFFH ）。

RAM 芯片有两个输入端：当CS 有效时，该片选中，当W ／R=1时，执行读操作；当W ／R=0时，执行写操作。

ROM 芯片只有一个控制输入端——片选CS 。

要求画出此存储器组成结构图。

（包括与CPU 的连接）。

2. 解：存储器地址空间分布如图C20.3所示
芯片容量为8K ×8位，只需一片即满足设计要求。

该芯片地址线共14位（214=8K ），即A 13-A 0,数据线8位，即D 7-D 0. 芯片容量为8K ×8位，需3片才满足设计要求。

该芯片地址线也是A 13-A 0,数据线8位：D 7-D 0. 存储器总容量为32K ，CPU 需提供15条地址线A 15A 14A 13……A 0，其中A 13-A 0 作为片内地址线，A 15A 14 通过2：4译码器产生4个片信号CS 。

图C20.3
存储器与CPU 的连接图如图C20.4所示：
图C20.4
1．设存储器容量为32字，字长64位，模块数m=4，请分别画出顺序方式和交叉方式组织的存储器结构示意图。

解：(1)内存地址
M0 M1 M2 M3
（a）顺序存储器
图C12.1
(2)内存地址
M0 M12 3
数据总线（64位）
（b）交叉存储器
图C12.2
有一个1024K×32位的存储器，由128K×8位的DRAM构成。

问：（1）总共需要多少DRAM芯片。

（2）采用异步刷新，如果单元刷新间隔不超过8ms，则刷新信号周期是多少？解：（1）DRAM芯片容量为128K×8位 = 128KB
存储器容量为1024K×32位 = 1024K×4B =4096KB
所需芯片数 4096KB÷128KB = 32片
（2）对于128K×8位的DRAM片子，选择一行地址进行刷新，取刷新地址A8—A0，
则8ms内进行512个周期的刷新。

按此周期数，512×4096 = 128KB，对一行上的
4096个存储元同时进行刷新。

采用异步刷新方式刷新信号的周期为 8ms÷512 =
15.6μs
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