Xilinx_Aurora_8b10b_1
Xilinx FPGA 引脚功能详细介绍
ＸｉlinｘFＰＧＡ引脚功能详细介绍注：技术交流用,希望对大家有所帮助。
ＩO_LXXＹ_＃用户IO引脚ＸＸ代表某个Bank内唯一得一对引脚，Y=[P|N］代表对上升沿还就是下降沿敏感，＃代表banｋ号2.IO_LXXY＿ZＺZ_＃多功能引脚ＺZZ代表在用户IO得基本上添加一个或多个以下功能。
Dn:I/Ｏ（在ｒeadbａck期间)，在selectMAP或者BPI模式下,D［1５:0]配置为数据口。
在从SelecｔMAP读反馈期间，如果RDWR_B=１，则这些引脚变成输出口。
配置完成后,这些引脚又作为普通用户引脚.Ｄ0_DIN_ＭISO_MＩSO1:Ｉ，在并口模式（SelｅｃtMAP/ＢPI)下，D0就是数据得最低位,在Bit—seｒial模式下，DIＮ就是信号数据得输入;在SPI模式下,MISO就是主输入或者从输出；在SPI*2或者ＳPI＊4模式下,MＩSO１就是ＳPＩ总线得第二位。
D1_MISO２,D2_MISＯ3:Ｉ，在并口模式下，D1与D2就是数据总线得低位;在ＳPI＊4模式下，MISO2与MISO3就是SPI总线得MSBs.Aｎ:O，A［2５:0]为BＰＩ模式得地址位。
配置完成后,变为用户I/Ｏ口。
ＡWAKE:Ｏ,电源保存挂起模式得状态输出引脚。
SUＳPＥND就是一个专用引脚,ＡW A ＫE就是一个多功能引脚。
除非SUSPEND模式被使能，AW AKＥ被用作用户I／O。
ＭOＳＩ_CSI_B_MIＳO0:I/O,在SPI模式下,主输出或者从输入;在SeｌectMAP模式下，ＣＳI_B就是一个低电平有效得片选信号；在SPI＊2或者ＳPＩ*4得模式下,MＩSO０就是SＰＩ总线得第一位数据。
FCS_B:O,BPI flash 得片选信号.FOＥ_B：O,ＢPI flash得输出使能信号FWＥ＿B：O，BPＩｆlａsh 得写使用信号LDC：O,BPＩ模式配置期间为低电平HDC:Ｏ,ＢPI模式配置期间为高电平CSO_Ｂ:O,在并口模式下，工具链片选信号。
8B10B编码(个人总结)
8B/10B 编码的基本原理8B/10B 编码是目前高速串行通信中经常用到的一种编码方式,其目的就是通过将一个字节宽度的数据经过映射机制转化为10位宽度的字符，来平衡位流中0与1的个数，也就是达到平衡直流的作用。
由于直接将8bit 数据编码成10bit 来传输在实现上将占用芯片的大片物理面积，并且严重影响了数据的传输速率，所以目前大都采用将一串8位二进制数分为低5位和高3位，然后对低5位进行5B/6B 编码，高3位进行3B/4B 编码,最后再将6位和4位合在一起的编码方式。
这样做不进减少了芯片占用面积,而且简化了编码，提高了数据的传输速率.通常用字符HGFEDCBA 来表示编码前的8位二进制数，则低5位就是EDCBA ，高3位就是HGF 。
5B/6B 编码后6位二进制数的表示方式为abcdei ，而3B/4B 编码后4位二进制数的表示方式为fghj ，最后合成的10位二进制数为abcdeifghj 。
人们喜欢把8bit 数据表示成Dx.y 的形式，而控制代码用Kx 。
y 的形式,其x=5LSB （least significant bit 最低有效位)，y=3MSB （most significant bit 最高有效位）。
它们之间的对应关系如图1所示.8B/10B 编码中有两个重要的概念，不均等性（disparity)和极性偏差(running disparity ，RD).前者表示‘1’和‘0’个数的差值,其有如下规律：（１）若ABCDE 的Disparity 值为- 1, 那么在‘ RD — '项中生成的abcde 与ABCDE 有一一对应的关系， 并且i=‘1’, 此时除ABCDE= ‘00011’外abcde i 是唯一的；（２)若ABCDE 的Disparity 值为+ 1， 那么在‘RD —’项中生成的abcde 与ABCDE 有一一对应的关系， 并且i=‘0’， 此时除ABCDE = ‘11100'外abcdei 是唯一的；(３）若ABCDE 的Disparity 值为+ 3， 那么在‘RD —’项中生成的abcde 与ABCDE 有一一对应的关系， 并且i=‘0'， 此时abcdei 是互为反码的两个值；（４）若ABCDE 的Disparity 为其他值， 此时abcde i 具有互为反码的两个值, 对这些特殊的‘RD –'项中的值可直接用查表法实现。
Xilinx FPGA 引脚功能详细介绍之欧阳化创编
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI 总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
Xilinx FPGA 引脚功能详细介绍之欧阳理创编
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP 读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
Xilinx FPGA 引脚功能详细介绍之欧阳体创编
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
Xilinx FPGA 引脚功能详细介绍之欧阳育创编
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bitserial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND 是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND 模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
8B_10B编解码的IP核设计
神经元电路进行驱动时，应该首先初始化，使得它处于预备工作状态，然后对设备进行资源配置。
硬件驱动程序设计完后对其进行打包，再在交叉编译环境下进行编译，最后将生成的模块移植到文件系统中，其过程与μｌｉｎｕｘ下一般模块的加载机制相同。
４结束语嵌入式系统正以其体积小、成本低等特点广泛应用于工业控制领域，基于嵌入式系统的Ｅｔｈｅｒｎｅｔ／Ｌｏｎ网关可以将已经自成体系的现场总线控制网络作为子网通过以太网接入因特网。
这样充分利用了因特网资源，将控制网络的实现由现场扩展到因特网的广阔空间，突破了传统意义上控制网络的概念，真正形成一个全分散、开放的控制网络系统。
参考文献［１］邹思轶．嵌入式Ｌｉｎｕｘ设计与应用［Ｍ］．北京：清华大学出版社，２００２．［２］Ｒｕｂｉｎｉ．Ｌｉｎｕｘ设备驱动程序［Ｍ］．北京：中国电力出版社，２０００．［３］黄天茂，周琦，等．ＬｏｎＷｏｒｋｓ现场总线与以太网互联方案探讨［Ｊ］．中国仪器仪表，２００２，（３）．［４］Ｄｉｅｔｒｉｃｈ，Ｄｉｅｔｍａｒ．ＬｏｎＷｏｒｋｓ技术—开放的控制网络与应用中的分布系统［Ｍ］．２００３．收稿日期：２００５－０３－３１咨询编号：０５１１０５●应用与设计１引言随着Ｉｎｔｅｒｎｅｔ业务和ＤＶＢ广播电视系统的在全球范围内的飞速发展，利用光纤和普通同轴电缆作为通信载体的数据传输速率不断提高。
目前，甚短距离传输系统（如ＤＶＢ广播电视系统前端）、８Ｂ／１０Ｂ编解码的ＩＰ核设计叶雷，朱红（电子科技大学电子工程学院，四川成都６１００５４）摘要：研究了８Ｂ／１０Ｂ编码的编码特点和内在相关性，并在此基础上介绍了一种用ＶｅｒｉｌｏｇＨＤＬ设计８Ｂ／１０Ｂ编解码逻辑描述的方法，将其嵌入到ＦＰＧＡ中或设计成ＡＳＩＣ，可构成一个资源使用少、速度快、可靠性高的ＩＰ核。
文中着重介绍８Ｂ／１０Ｂ编解码总体设计方案，详细描述其内部工作原理和实现。
最后给出在Ａｌｔｅｒａ公司软件平台ＱｕａｒｔｕｓＩＩ上进行ＥＤＡ的综合和仿真结果。
Xilinx FPGA 引脚功能详细介绍之欧阳文创编
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bitserial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND 是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND 模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
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这里记载的是Xilinx的Aurora 8B/10B协议的小记。
但是这些类容仅供参考，详细请参见Aurora_8b10b_protocol_spec_002
概述
Aurora 8B/10B协议是一个可扩展的、轻量级的链路层协议，可以用于通过一条或多条串行链路将数据点到点传输。
Aurora8B/10B协议中涉及到的一些概念及其之间的关系如图：
PDU——protocol data unit
数据传输接收过程
相关基本概念
1、Symbol-Pairs（字符对）
Aurora 8B/10B通道传输的最小信息单元是两个字符（16位），称作Symbol-Pairs。
2、Clock Compensation Sequences时钟补偿序列
用于阻止由于收发时钟不匹配带来的收端（上）下溢的控制符号序列
3、Initialization Sequences（初始化序列）
与idle sequence一起使用来初始化Aurora通道的四个有序集。
4、Native Flow Control PDUs（本地流量控制PDU）
由Aurora8B/10B产生的链路层流量控制PDU
5、Users Flow Control PDUs（用户流量控制PDU）
由应用层产生的流量控制信息，并且封装进入user flow control PDUs
6、Channel PDUs
封装后再Aurora通道上传输的user PDU
7、Idel Sequences
一旦没有数据传输时传输的控制字符序列
在进程准备传输同时传输上述六种类型的数据时，它们的优先级如下：
但在处理流量控制请求的时候，上述优先级会发生改变。
在本地流量控制倒计时或用户流量控制倒计时期间，他们的优先级如下
User PDU传输过程
User PDUs的传输经历以下四个过程：
1.Padding补丁
2.使用Channel PDU分隔符封装
3.Channel PDU负荷的8B/10B编码
4.串行化和时钟编码
下图是关于这些过程的示意图
1、Padding打补丁
Aurora 8B/10B通道需求所有传送的数据由偶数个字符组成。
当用户给的PDU有奇数个字符时，就需要在这个PDU后面打补丁。
用于打补丁的pad是0x9C。
2、Link Layer Encapsulation
User PDU用呗称作有序集的控制字符序列来封装。
这些有序集用于在数据流中界定channel PDU。
使用/SCP/(K28.2/K27.7)来标志start if channel PDUs，/ECP/(K29.7/K30.7)来标志end of channel PDU。
3、8B/10B Encoding
经过封装的链路层负荷的8B/10B编码是通过PCS（physical coding sublayer）完成。
所有的字符，除了用于打补丁的pad字节，都以数据符号的方式编码。
Pad字节被编码成/P/(K28.4)以易于在接收的时候去掉。
4、Serialization and Clock Encoding串行化和时钟编码
这些数据流以差分非归零格式传输。
Non return to zero(NRZ)
User PDU接收过程
1.解串行
2.8B/10B译码
3.链路层拆封
4.去补丁
过程示意图。