一种基于目标延迟约束缓冲器插入的互连优化模型

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一种高吞吐低延迟片上互连网络路由器

第50 卷第 8 期2023年8 月Vol.50，No.8Aug. 2023湖南大学学报（自然科学版）Journal of Hunan University（Natural Sciences）一种高吞吐低延迟片上互连网络路由器李晋文†，申慧毅，齐树波（国防科技大学计算机学院，湖南长沙 410073）摘要：本文提出了一种用于片上互连网络的低延迟高吞吐量动态虚拟输出队列路由器，该路由器可以利用前瞻路由计算和虚拟输出队列方案将路由器延迟减低到两个周期.仿真结果表明，与虫孔路由器和虚通道路由器相比，4×4网格上的网络吞吐量分别提高了46.9%和28.6%，并且在相同输入加速比下，性能比双缓冲虚通道路由器要高1.9%.在随机合成流量下，片上网络的零负载延迟也分别降低了25.6%和41%.设计实现结果表明，路由器的工作频率可以达到2.5 GHz.关键词：片上网络；路由器；吞吐量；延迟中图分类号：TN913.3 文献标志码：AA High-throughpur Low-latency Router for On-chip InterconnectNetworksLI Jinwen†，SHEN Huiyi，QI Shubo（School of Computer Science， National University of Defense Technology， Changsha 410073， China）Abstract：A low-latency high-throughput Dynamic Virtual Output Queues Router for On-chip interconnect networks is proposed in this paper，which can reduce the router latency to two cycles by leveraging look-ahead routing computation and virtual output queues scheme. The simulation results show that，compared with the wormhole router and virtual-channel router， the network throughput on a 4×4 mesh increases by up to 46.9% and 28.6%， respectively， and outperforms doubled buffer virtual channel by 1.9% under the same input speedup. Under random synthetic traffic，the zero-load-latency of the network on chip is also reduced by 25.6% and 41%，respectively. Synthesis results indicate the frequency of router can reach 2.5 GHz.Key words：on-chip network；router；throughput；latency随着半导体技术的飞速发展，越来越多的处理器核（多核和众核）集成在单个芯片上，而随着MOS 管尺寸的不断缩小，门级电路延迟在不断缩小，全局互连线的延迟相对于MOS管延迟还在不断增加.微∗收稿日期：2022-11-03基金项目：HPCL国家重点实验室基金项目（202101-02）；国家自然科学基金资助项目（60873212），National Natural Science Foundation of China（60873212）作者简介：李晋文（1975—），男，山西武乡人，国防科技大学研究员，博士† 通信联系人，E-mail：*****************文章编号：1674-2974（2023）08-0141-06DOI：10.16339/ki.hdxbzkb.2023289湖南大学学报（自然科学版）2023 年处理器体系结构设计的重点正在从以提高计算为中心的单核能力设计转向以互连通信为中心的多核设计.由于互连延迟可预测、设计复杂度比较低、易扩展性和结构规整，片上网络已成为CMP和MPSoC中片上众核互连最有前途的选择［1］.其中2D mesh互连网络已广泛应用于许多原型芯片，如Intel 80核Tera⁃flop、Tilera 64核和TRIPS［2-4］.片上网络的概念来源于多处理器间互连网络，但实际与多芯片间互连网络有着许多不同的特点.最重要的一点，芯片内互连线和引脚比芯片间网络中的互连线和引脚资源更丰富［1］.然而，片上网络中缓冲buffer容量不足.网络的延迟对实际多核的计算性能有很大影响.当路由器的每跳延迟从一个周期增加到五个周期时，全系统的性能将下降10%［5］.基准的虚通道路由器的流水线级数为4.近年来，业界提出了几种新型架构的低延迟路由器，包括推测虚通道路由器［6］、采用虫孔交换的两虚通道结构路由器［7］、混合电路交换路由器［5］、带bundle的两周期路由器［8］、组合型两周期路由器［9］、无缓存片上路由器［10］、基于时间序列开关分配路由器［11］以及关键路径延迟只有35个FO4［12］的单周期路由器（FO4是指一个反相器驱动四个相同尺寸反相器产生的延迟，高性能微处理器的周期一般约为20个FO4）.缓冲buffer的实现对互连网络的性能至关重要.缓冲buffer可以用寄存器或SRAM来实现.在芯片中，通常缓冲buffer的容量相对较小，因此使用低延迟的寄存器实现更为有利，而使用SRAM会存在较大的地址译码延迟以及存储阵列访问延迟，这些延迟与全局位线相关；此外还能节省位线预充电功耗［13］.在标准的虚通道路由器中，每个虚通道都需要自带缓冲buffer，一个虚通道无法使用其他虚通道的缓冲buffer［14］.DAMQ路由器设立了5个缓冲buffer队列，每个队列对应一个虚通道，多出的一个队列作为共享缓冲buffer，一个报文flit从到达到离开路由器需要3个时钟周期［15］.VichaR路由器能够根据数据流量（traffic）来调节和分配每个物理通道的虚通道和缓冲buffer数量，并使用复杂的VC控制表来管理报文flit，能够有效提高缓冲buffer的使用效率，其缺点是路由器延迟会达到四个时钟周期.当路由器中发生拥塞时，无论是采用基于信用还是基于开关的流控策略，通道流水线中的缓冲buffer都不能用于缓冲flit.iDEAL路由器提出用中继器（repeater）电路来缓冲flit报文［16］，然而中继器存在较大漏流问题，会导致不可靠.本文提出了一种新型的两周期路由器——动态虚通道输出队列路由器（DVOQR），采用多端口缓冲buffer和虚拟输出队列来消除虚通道路由器中的分配站（allocation stage）.采用Ready/Valid握手机制来控制路由器之间的flit流，在这种策略下，流水线通道中的存储器可以用于缓冲flit报文.本文其余部分组织如下，第1节介绍了路由器的微架构.第2节给出了路由器的具体设计实现.第3节分析了模拟结果.最后，第4节对本文工作进行了简要总结.1 路由器微架构1.1 DVOQR路由器微架构本文提出了一种新型动态虚通道输出队列路由器（DVOQR），其微架构如图1所示.路由器包括P个输入端口和P个输出端口.对于二维mesh网络，P= 5；一个端口连接到本地处理器（核），其他端口连接到相邻路由器.输入单元由三个主要模块组成：集中动态缓冲器（Unified Dynamic Buffer，UDB）、集中动态缓冲分配器（Unified Dynamic Buffer Allocation，UDBA）、P个虚拟输出地址队列（Virtual Ouput Address Queue，以下简称VOAQ）.输出端口包括一个P选1的仲裁器和一个P输入的多路复用器.由多个flit组成1个数据报文，存储在同一FIFO队列中，路由到同一输出端口.每个输入端口有P个FIFO队列，它们共享一个UDB并各自带一个私有的VOAQ.每个FIFO中flit的地址存储在虚拟输出地址队列（VOAQ）中.这样一来，就可以有效消除队列头阻塞（HOL）延迟问题［17］.芯片间网络路由器中的缓冲buffer一般使用SRAM来实现.大容量的多端口SRAM存储器由于需要较大的面积开销、较高的功耗和访问延迟而难以实现，而使用小容量的寄存器来实现多端口缓冲器buffer要容易得多.受片上资源的限制，UDB用低延迟的多端口寄存器实现，具有1个写端口和P个读端口.每个读端口对应1个FIFO队列.尽管使用多个端口会导致面积开销增加，但可以消除虚通道路由器流水线的分配站.连接到输出端口的CDB，由CDB控制器和两项142第 8 期李晋文等：一种高吞吐低延迟片上互连网络路由器寄存器组成，如图2（a ）所示.其中一个寄存器负责接收来自路由器的flit ，而另一个寄存器负责将flit 发送到下一个路由器，一收一发.在下一个周期中，两个寄存器交换收发功能.因此CDB 可以同时接收和发送flit ，可以避免流水线产生气泡.图2（b ）给出了CDB 控制器的实现电路.state ［1：0］表征两个寄存器的状态.读指针rd_ptr 对应发送寄存器，写指针wr_ptr 对应接收寄存器.当路由器之间的线延迟超过一个时钟周期时，可以插入多个CDB.UDBA 用于为队列分配时隙或释放空时隙.使用状态向量来跟踪所有时隙的状态，1表示时隙可用.当时隙分配给flit 时，相应的位将被清掉.采用固定优先级仲裁器以简化分配逻辑，最低可用时隙将被分配最高的优先级.设计了四个物理VOAQ 来缓存同一队列中的flit.当某一个flit 注入UDB 时，UDBA 负责将分配给它的时隙号写入对应的VOAQ ，该VOAQ 还会保存该报文的路由信息以及flit 类型.在UDB 读操作之前，需要首先从VOAQ 中读出UDB 中flit 的地址，这将增加UDB 的访问延迟.本文设计了一种新颖的移位FIFO ，可以有效减少UDB 的读延迟.图3给出了VOAQ 的微架构，使用one-hot 向量来指向FIFO 的尾部，而第一项指向FIFO 的头部.尾向量的宽度比UDB 的深度D 要大1.当tail_vector ［0］为1时，FIFO 为空；而tail_vector ［D ］等于1时，FIFO 为满.当头数图1 DVOQR 路由器微架构Fig.1 Microarchitecture of DVOQR（a ）Architecture of channel double buffer（b ） Channel double buffer controller图2 通道的双缓存控制器Fig.2 Channel double buffer controller143湖南大学学报（自然科学版）2023 年据离开队列时，VOAQ 中的其他数据将向前移一位，而tail_vector 将进行右移.当新数据到达时，数据将被添加到VOAQ 的尾部，并且tail_vector 左移1位.当新数据在同一时钟周期内到达和离开时，tail_vector 将不发生移位.DVOQR 中的交换分配单元使用P 个round-robin 仲裁器实现.交换分配单元只需要一级仲裁，即可实现最大匹配，从而提高路由器吞吐量并降低分配延迟.1.2 DVOQR 流水线设计DVOQR 路由器的流水线由两站组成：flit 交换站（Flit Switch ，FS ）和链路传输站（Link Traversal ，LT ）.FS 站：完成交叉开关分配、前瞻路由计算、UDB读操作和Crossbar 传输.其中交叉开关分配、前瞻路由计算和UDB 读操作能够并行.当VOAQ 的第一项是head flit 报文片时，会为目的仲裁器产生一个请求信号.同时，发送VOAQ 中的flit 地址到UDB ，启动读操作，根据报文的路由信息，采用维序路由算法进行路由的前瞻计算.如果请求未被批准，将在下一个周期中重试，而不需要再次读取flit 报文.LT 站：在这一站中，flit 通过物理链路发送并写入UDB ，并根据FS 站的前瞻路由计算结果，将分配给flit 的地址写入VOAQ 中.1.3 流控机制DVOQR 使用了一种新的流控机制，称为ready-valid 握手机制（handshake ）.ready 输出表示UDB/CDB 有可用的存储来接收flit 报文.valid 信号标识当前的flit 报文是有效的.当ready 和valid 信号在同一个周期内有效时，说明flit 报文已经提交.当下一级路由器发生拥塞时，链路上流水线中的CDB 可以缓冲flit 报文，这等效于增加了缓冲buffer 容量.基于维序路由算法，这种流控机制可以有效避免死锁.2 设计实现基于RTL 设计实现了用于片上2D mesh 网络的DVOQR 路由器，数据位宽128位，带有16项UDB ，评估了路由器的性能和功耗，综合生成门级网表，并对时序进行了详细的分析.FS 站和LT 站的关键路径延迟分别为400 ps （11.4 FO4）和252 ps （7.2 FO4），该工艺下的FO4为35 ps.表1给出了路由器中各功能部件的面积和功耗.3 模拟结果3.1 模拟方法本文采用随机人工合成流量模型评估互连网络的性能.表2给出了模拟实验的参数设置.采用周期精确模拟器Booksim ［14］来评估虫孔路由器（Worm⁃hole Router ，WH ）和虚通道路由器（Virtual-channel Router ，VC ）.本文使用Verilog HDL 设计实现了DVOQR 的RTL 模型.测试程序采用随机通讯的合成程序，进行了仿真模拟，预热时间为1万个时钟周期，测量时间为10万个时钟周期.3.2 模拟结果分析3.2.1 不同缓冲容量的影响图4为带16项UDB 的DVOQR 路由器在随机流量负载下的平均延迟曲线.虫孔路由器和虚信道路由器中的输入缓冲buffer 数量为16~64 flit.与其他两种路由器相比，DVOQR 的吞吐量分别增加了33.2%和12%，而其他路由器缓冲buffer 的容量是DVOQR 的3倍.因此，DVOQR 可以更有效地使用输入缓冲器.其中，三种路由器的零负载延迟分别为10.4、14.0和17.7.表1 路由器中各功能部件的面积和功耗Tab.1 Area and power consumption of each functionalcomponent模块UDBVOAQinput portoutput port CDBrouter 组合逻辑面积/（μm ）218 9452 49629 7311 5102 236167，385时序逻辑面积/（μm ）231 47531 6844 0931133 065221，595总面积/（μm ）250 4205 66473 8241 6235 301403，740功耗/mW58.87.589.30.60312.1507.5数量/个5205551图3 VOAQ 的微架构Fig.3 Microarchitecture of virtual ouput address queue144第 8 期李晋文等：一种高吞吐低延迟片上互连网络路由器3.2.2 相同输入加速比UDB 有四个读端口，因此DVOQR 的输入加速比是4.图5给出了在随机流量负载相同输入加速比时的平均延迟曲线.与VC_4×4和VC_4×8相比，VOQ_16的吞吐率分别增加17.6% 和1.9%，而VC_8×8 和VC_8×16的吞吐率分别比VOQ_16要高2.9%和7.5%.DVOQR 吞吐率比双缓冲虚通道路由器要高1.9%.在相同的输入加速比下，采用动态缓冲buffer分配只需要一半的buffer 容量就能达到相同的吞吐率.3.2.3 UDB 深度的影响图6给出了随机流量下DVOQR 网络性能与UDB 深度的相关性.2项UDB 的网络饱和点约为50%，16项UDB 的饱和点可达到82.4%.当UDB 的深度大于8时，吞吐率的增加随着UDB 深度的增加速度放缓.当注入流量小于0.4时，采用不同深度UDB 的平均延迟几乎是相同的.可以根据网络流量打开或关闭一部分UDB ，这样可以有效减少缓冲buffer 的漏流功耗.事实上，缓冲buffer 产生的漏流功耗是整个NoC 路由器漏流功耗的最主要来源.3.2.4 报文长度的影响图7给出了随机流量下带16项UDB 的DVOQR平均延迟与数据报文长度的关系，报文长度为2~32个flit.吞吐率随着报文长度的增加而降低.报文长度为32 flit 和2 flit 网络的饱和点分别为57.5%和87.5%.报文长度进一步增加将导致阻塞，因此需要占用更多的物理通道，而且竞争增加将导致更大的延迟.图7 对应不同报文长度下DVOQR 平均延迟Fig.7 Average latency of DVOQR under differentmessage lengths表2 模拟参数设置Tab.2 Simulation parameter settingsnetwork路由算法报文长度流量注入DVOQR 路由器虫孔路由器（WH ）虚通道路由器（VC ）4×4 meshdimension-order routing four flitsBernoulli processtwo-stage pipeline ，the depth of UDB is 16 for VOQ_16three-stage pipeline ，the depth of buffer is 16 for WH_16.four-stage pipeline ，the channel number is 4 and the depth of buffer in channel is 8for VC_4×8.图4 不同buffer 容量的DVOQR 路由器平均延迟Fig.4 Average latency of DVOQR with different buffer capacities图5 相同输入加速比下DVOQR 平均延迟Fig.5 Average latency of DVOQR under the sameinput acceleration ratio图6 不同深度UDB 的DVOQR 的平均延迟Fig.6 Average latency of DVOQR with different UDB145湖南大学学报（自然科学版）2023 年4 结论本文提出了一种基于ready-valid握手流控策略的两级流水线片上互连网络路由器，该路由器采用维序路由可以避免死锁.与虫孔路由器和虚通道路由器相比，4×4 mesh网络中的网络吞吐量分别提高了46.9%和28.6%，并且在相同的输入加速比下，DVOQR路由器比双缓冲虚通道路由器性能提高了1.9%.综合结果表明，路由器的时钟频率可达2.5 GHz.参考文献［1］DALLY W J，TOWLES B.Route packets，not wires：on-chip interconnection networks［C］//Proceedings of the 38th DesignAutomation Conference .Las Vegas，NV，USA：IEEE，2005：684-689.［2］VANGAL S，HOWARD J，RUHL G，et al.An 80-tile 1.28TFLOPS network-on-chip in 65nm CMOS［C］//2007 IEEE InternationalSolid-State Circuits Conference. San Francisco，CA，USA：IEEE，2007：98-589.［3］GRATZ P，KIM C，SANKARALINGAM K，et al.On-chip interconnection networks of the TRIPS chip［J］.IEEE Micro，2007，27（5）：41-50.［4］WENTZLAFF D，GRIFFIN P，HOFFMANN H，et al.On-chip interconnection architecture of the tile processor［J］.IEEE Micro，2007，27（5）：15-31.［5］JERGER N E，LIPASTI M，PEH L S.Circuit-switched coherence ［J］.IEEE Computer Architecture Letters，2007，6（1）：5-8.［6］PEH L S，DALLY W J.A delay model and speculative architecture for pipelined routers［C］//Proceedings HPCA SeventhInternational Symposium on High-Performance ComputerArchitecture. Monterrey，Mexico：IEEE，2002：255-266.［7］胡哲琨，陈杰.消息传递型片上多核系统的设计［J］.湖南大学学报（自然科学版），2013，40（8）：102-109.HU Z K，CHEN J.Design of a message-passing multi-core system［J］.Journal of Hunan University （Natural Sciences），2013，40（8）：102-109.（in Chinese）［8］KUMARY A，KUNDUZ P，SINGHX A P，et al.A 4.6Tbits/s3.6GHz single-cycle NoC router with a novel switch allocator in65nm CMOS［C］//2007 25th International Conference onComputer Design. Lake Tahoe，CA，USA：IEEE，2008：63-70.［9］TIWARI V ， KHARE K ， SHANDILYA S . An efficient 4×4 mesh structure with a combination of two NoC router architecture［J］.International Journal of Sensors，Wireless Communication andControl， 2021，11（2）：169-180.［10］CHIOU S Y . Bufferless routing algorithms：a survey［J］.Advances in Computational Sciences and Technology，2018，11（5）：381-386.［11］李存禄，董德尊，吴际，等.低延迟路由器中高效开关分配机制的实现与评测［J］.湖南大学学报（自然科学版），2015，42（4）：78-84.LI C L，DONG D Z，WU J，et al.Design and implementation ofefficient switching in low-latency router［J］.Journal of HunanUniversity （Natural Sciences），2015，42（4）：78-84.（in Chinese）［12］MULLINS R，WEST A，MOORE S.The design and implementation of a low-latency on-chip network［C］//Proceedings of the 2006Asia and South Pacific Design Automation Conference.New York：ACM，2006：164-169.［13］HU J C，MARCULESCU R.Energy- and performance-aware mapping for regular NoC architectures［J］.IEEE Transactions onComputer-Aided Design of Integrated Circuits and Systems，2005，24（4）：551-562.［14］MULLINS R，WEST A，MOORE S.The design and implementation of a low-latency on-chip network［C］//Proceedings of the 2006Asia and South Pacific Design Automation Conference.New York：ACM，2006：164-169.［15］TAMIR Y，FRAZIER G L.High-performance multiqueue buffers for VLSI communication switches［C］//［1988］The 15th AnnualInternational Symposium on Computer Architecture.Honolulu，HI，USA： IEEE，2002：343-354.［16］KODI A，SARATHY A，LOURI A.Design of adaptive communication channel buffers for low-power area-efficientnetwork-on-chip architecture［C］//Proceedings of the 3rd ACM/IEEE Symposium on Architecture for Networking andCommunications Systems.New York：ACM，2007：47-56.［17］KAROL M，HLUCHYJ M，MORGAN S.Input versus output queueing on a space-division packet switch［J］.IEEE Transactionson Communications，1987，35（12）：1347-1356.146。

快速片上互连缓冲器插入时序优化分析

（哈尔滨Ｉ：业大学ａ．航天学院，黑龙江哈尔滨１５０００１；ｂ．信息与电气Ｔ程学院，山东威海２６４２０９）
摘要：互连线延时已成为制约大规模集成电路性能的瓶颈，而缓冲器插入能很好解决互连线延时。ＶａｎＧｉｎｎｅｋｅｎｆｖＧ）算法是缓冲器插入互连时序优化的经典算法，针对此算法的ห้องสมุดไป่ตู้３个主要操作过程进行改进，利用红黑树数据结构存储路由拓扑数据结构，缩短数据结构的更新访问时间；利用快速冗余判别和排序方法减小解方案数量和求解最优的复杂度。通过标准测试电路集ＩＳＣＡＳ８９
ｐｒｏｂｌｅｍ．ＶＧａｌｇｏｒｉｔｈｍｉｓｔｈｅｃｌａｓｓｉｃａｌａｌｇｏｒｉｔｈｍｏｆｂｕｆｆｅｒｉｎｓｅｒｔｉｏｎｉｎｔｅｒｅｏｎｎｅｅｔｉｏｎｓｅｑｕｅｎｃｅｏｐｔｉｍｉｚａｔｉｏｎ．ＴｈｅｉｍｐｒｏｖｅｍｅｎｔｉｓｐｅｒｆｏｒｍｅｄｂａｓｅｄｏｎｔｈｅｔｈｒｅｅｍａｉｎｏｐｅｒａｔｉｏｎｐｒｏｃｅｓｓｅｓｏｆＶＧａｌｇｏｒｉｔｈｍｉｎｔｈｉｓｐａｐｅｒ．Ｒｅｄ — ｂｌａｃｋｔｒｅｅｄａｔａｓｔｒｕｃｔｕｒｅｉｓｅｍｐｌｏｙｅｄｔｏｓｔｏｒｅａｎｄｒｏｕｔｅｔｏｐｏｌｏｇｙｄａｔａｓｔｒｕｃｔｕｒｅ，ｔｈｅｒｅｆｏｒｅｓｐｅｅｄｕｐｔｈｅｕｐｄａｔｅａｎｄａｃｃｅｓｓｏｆｔｈｅｄａｔａｓｔｒｕｃｔｕｒｅ；ｆａｓｔｒｅｄｕｎｄａｎｃｙｄｉｓｃｒｉｍｉｎａｔｉｏｎａｎｄｓｏｒｔｉｎｇｍｅｔｈｏｄａｒｅａｄｏｐｔｅｄ

半主动悬架的自适应滑模控制算法研究

半主动悬架的自适应滑模控制算法研究摘要：本研究聚焦于半主动悬架的自适应滑模控制算法，旨在通过深入的理论分析和实验验证，提升车辆行驶的平顺性和稳定性。

半主动悬架作为一种先进的汽车悬架系统，能够通过传感器感知路面状况和车身姿态，实时调节阻尼参数，从而优化车辆性能。

而自适应滑模控制算法的应用，则能进一步提升半主动悬架的性能表现。

我们提出了一种基于改进的理想天棚系统的自适应滑模变结构控制算法。

该算法的核心在于在实际被控系统和参考模型之间的误差动力学系统中产生渐进稳定的滑模运动。

通过李雅普诺夫稳定性原理，我们证明了所设计的滑模控制算法的稳定性。

以某重型车辆为例进行的MATLAB 仿真结果显示，与传统被动悬架和最优控制相比，自适应滑模控制器能够显著改善车辆的平顺性，并对模型参数的不确定性和外界扰动展现出良好的适应性和鲁棒性。

滑模控制算法也存在抖振问题，这也是未来研究需要重点关注的方向。

为了解决这一问题，我们探讨了各种削弱抖振的方案，并在实验验证中观察到滑模控制的抖振现象相对较小，这表明所设计的滑模控制器能够很好地改善悬架性能，达到预期效果。

我们还研究了轮胎阻尼对悬架系统性能的影响，提出了一种考虑轮胎非线性阻尼的四分之一车模型。

通过在不同路面条件下的仿真分析，我们深入探讨了滑模控制和天棚控制在不同车速和路面频率下的性能表现。

本研究为半主动悬架的自适应滑模控制算法提供了深入的理论和实验支持，为进一步提升汽车行驶性能提供了新的思路和方法。

滑模控制的抖振问题仍需进一步研究和完善，以适应更复杂的道路和驾驶条件。

Abstract：This study focuses on the adaptive sliding mode control algorithm of semi-active suspension, aiming to improve the smoothness and stability of vehicle driving throughin-depth theoretical analysis and experimental verification. As an advanced automotive suspension system, semi-active suspension can perceive road conditions and body posture through sensors, adjust damping parameters in real time, and optimize vehicle performance. The application of adaptive sliding mode control algorithm can further improve the performance of semi-active suspension. We propose an adaptive sliding mode variable structure control algorithm based on an improved ideal ceiling system. The core of this algorithm lies in generating asymptotically stable sliding mode motion in the error dynamics system between the actual controlled system and the reference model. We have demonstrated the stability of thedesigned sliding mode control algorithm through the Lyapunov stability principle. The MATLAB simulation results using a heavy vehicle as an example show that compared with traditional passive suspension and optimal control, the adaptive sliding mode controller can significantly improve the smoothness of the vehicle, and demonstrate good adaptability and robustness to the uncertainty of model parameters and external disturbances. The sliding mode control algorithm also has the problem of chattering, which is also a focus of future research. To address this issue, we have explored various solutions to reduce chattering and observed in experimental verification that the chattering phenomenon of sliding mode control is relatively small. This indicates that the designed sliding mode controller can effectively improve suspension performance and achieve the expected results. We also studied the effect of tire damping on suspension system performance and proposed a quarter car model that considers tire nonlinear damping. Through simulation analysis under different road conditions, we delved into the performance of sliding mode control and canopy controlunder different vehicle speeds and road frequencies. This study provides in-depth theoretical and experimental support for the adaptive sliding mode control algorithm of semi-active suspension, and provides new ideas and methods for further improving the driving performance of automobiles. The chattering problem of sliding mode control still needs further research and improvement to adapt to more complex road and driving conditions.一、概述随着汽车工业的不断发展，对车辆行驶平顺性和稳定性的要求也在日益提高。

快速buffer添加算法

（ａｏａＨｉ－ｅｏｍｎｅＩ（ｈｎｈｉｅｉｎＣｎｅ２０，ｈｎｈｉＮｔｎｌｇｐｒｒａｃＳａｇａ）ＤｓｅｔｉｈｆＣｇｒ，０４Ｓａｇａ）１２
Ａｂｔａｔｎｄｅｕ－ｃｏｄｓｇｏｉ，ｎｅｃｎｅｔｅａｃｅｓｎ ’ ｒｕｃｌａｅｉｅｄｌｙａｄｉｓｒｃ：Ｉｅｐｓｂｍｉｒｅｉｎｄｍａｎｉｔｒｏｎｃｌｙｉｉｒａｉｇｍｏｅｑｉｋｙｔｎｄｖｃｅａ，ｎｄｓｎｈｓ
摘要：在深亚微米设计中，连线延迟时间已经超过器件延迟时间，成为影响性能的瓶颈之一。在线网中插入缓冲器（ｕｆｒ是改善线延迟的一种有效方法，ｂｆｅ）但是目前基于缓冲器块（ｕｆｒｂｏｋ的ｂｆｅｌｃ）
方法一般因其计算量比较大，算法比较慢，并且也增加布局（ｌｏｐａ的复杂性。为此本文提出并ｆｏｒｌｎ）
个缓冲器块来设计，布局时可以把缓冲器作为一
个整体考虑。目前已经提出的很多缓冲器块的规划
和使用方法，其主要思想是以减少缓冲器块的数量和芯片总面积代价最小为约束条件。随着当前芯片设计规模不断增大，需要的缓冲器数量也随之增加。大量的缓冲器给芯片的物理设计带来诸多挑战，比如如何有效地实现缓冲器的自动化添加、如何有效
ｔｅｒｇｆｒｕｄｎｔｏｒｌｎ．ｉａｅａｎｗｑｉｋａｇｒｈｉｂｏｇｔｐｔｌｅｔｅｅｐｏｌｍｓｈｙｂｉｔｂｒｅｆｏｐａＩｔｓｐｐｒ，ｅｕｃｌｏｉｍｒｕｈｓｖｓｒｂｅ．ｎｏｈｏｌｎｈｔｓｕｏｏｈ

Cadence SiP设计工具说明

Cadence SiP设计工具介绍现有的集成电路与封装设计之间的串行设计方法已经不能满足今天的复杂、顶尖的器件设计的成本、性能、以及上市时间压力。

电气和物理可行性研究和芯片/封装设计折衷必须在设计周期的早期进行，也就是在芯片实现和可能的选项变得极为有限之前。

在这一个阶段，考虑物理设计选择对集成电路的电气性能的影响是至关重要的，反过来也一样。

一旦芯片设计已经最终成型，满足设计要求的负担就落在封装设计人员肩上，一旦发现封装难以进行，这时候再要设计公司更改版图已经不太可能。

允许设计者进行同步物理和电气设计折衷，能够确保在尽可能短的时间内，使集成电路满足它的性能和成本目标。

而就封装设计本身而言，如何合并逻辑IC、RF IC、无源元件以及机械部件到一个单一的衬底并保证产品的性能是最大的挑战，具体包括：集成无源元件的专用成型工艺，3D结构验证，复杂信号的完整性，电源传输性能以及系统级功能仿真等。

也正是基于对这些设计挑战的充分理解和把握，Cadence-SIP才有能力成为事实上的工业标准，被世界上大多数封装企业所采用。

Cadence公司的先进封装设计工具是一个可升级的平台，可以完全满足不同阶段的需要。

以下我们就这些设计工具作简要介绍：1.Allegro(R) Design Authoring原理设计及输入Allegro Design Authoring是SiP，MCM，PCB 通用原理图设计及输入工具。

通过协作式设计方法将工作效率最大化。

设计可以在工作表或模块层级上进行划分，每个设计师可以指派一个或多个模块或工作表。

不管多少个设计师同时从事相同设计的不同部分都没有问题，不会彼此干扰。

接着可以将多个设计阶段组合起来，然后在Allegro 版图设计工具里进行布局。

这种同步设计法使Allegro Design Authoring用于大型设计时的效率极高。

设计师可以同时进行主板布局与电路图设计。

在Allegro Design Authoring或Allegro 版图设计工具里的任何变动可以周期性地合并与同步。

USB2.0技术规范(中文)

电缆中包括 VBUS GND 二条线向设备提供电源 VBUS 使用+5V 电源 USB 对电缆长度的要求很宽最长可为几米通过选择合适的导线长度以匹配指定的 IR drop 和其它一些特性如设备能源预算和电缆适应度为了保证足够的输入电压和终端阻抗重要的终端设备应位于电缆的尾部在每个端口都可检测终端是否连接或分离并区分出高速或低速设备
终端用户的易用性
为接缆和连接头提供了单一模型
电气特性与用户无关
自我检测外设自动地进行设备驱动设置
动态连接动态重置的外设
广泛的应用性
适应不同设备传输速率从几千比特率到几十兆比特率
在同一线上支持同步异步两种传输模式
支持对多个设备的同时操作
可同时操作 127 个物理设备
在主机和设备之间可以传输多个数据和信息流
1.2 USB 规范的目标本书规范了 USB 的工业标准该规范介绍了 USB 的总线特点协议内容事务种类
总线管理接口编程的设计以及建立系统制造外围设备所需的标准设计 USB 的目标就是使不同厂家所生产的设备可以在一个开放的体系下广泛的使用
该规范改进了便携商务或家用电脑的现有体系结构进而为系统生产商和外设开发商提供了足够的空间来创造多功能的产品和开发广阔的市场并不必使用陈旧的接口害怕失去兼容性
中速和低速的情况总的来说中速的传输是同步的低速的数据来自交互的设备 USB 设计的初衷是针对桌面电脑而不是应用于可移动的环境下的软件体系通过对各种主机控制器提供支持以保证将来对 USB 的扩充
性能
应用
特性
低速交互设备 10-20kb/s
中速电话音频压缩视频 500kb/s-10Mb/s

PCB仿真概述

随着信息宽带化和高速化的发展，以前的低速PCB已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB的应用也越来越广，设计也越来越复杂。

高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ 至50MHZ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关。

高速PCB的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。

高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题。

一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计。

在电子系统与电路全面进入1GHz以上的高速高频设计领域的今天，在实现VLSI芯片、PCB和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。

从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。

传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。

只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。

对于高速PCB设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。

信号完整性的研究还是一个不成熟的领域，很多问题只能做定性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。

Allegro Package Designer and Allegro Package SI

集成电路与封装之间的无缝协同设计流程
现有的集成电路与封装设计之间的串行设计方法已经不能满足今天的复杂、顶尖的器件设计的成本、性能、以及上市时间压力。电气和物理可行性研究和芯片/封装设计折衷必须在设计周期的早期进行，也就是在芯片实现和选项变得极为有限之前。在这一个阶段，考虑物理设计选择对集成电路的电气性能的影响是至关重要的，放过来也一样。一旦芯片设计进行到缓冲器优化已经成为不可能的时候，满足设计要求的负担就落在封装设计人员肩上，而这时候可能已经不太可能了。允许设计者进行同步物理和电气设计折衷，能够确保在尽可能短的时间内，集成电路满足它的性能和成本目标。
基于SPICE的模拟子系统和嵌入式三维场计算器 • 包括一个来自最优秀公司的 PakSi-E产品的经过验证的三维场计算器引擎 • 与Allegro封装SI 620无缝集成三维场计算器，允许用户把注意力集中在设计任务，而非工具集成问题上 • 允许你为选定的线网集合或者整个封装输出IBIS、RLC、或者 Cadence DML模型 • SigWave显示模拟结果，诸如窗口连接的眼图 • 为飞行时间、过冲和噪声容限提供详细的模拟报告
特点
SIGXPLORER • 提供图形化的环境用于探究、
分析和定义互连策略，包括物理互连的电气视图 • 允许电气工程师从电气角度探究不同的布局和布线策略，并开发全套设计规则 • 提供预布线的拓扑探究和解决方案分析，用于单端布线或者差分对 • 使能约束驱动的设计，通过生成电气规则驱动封装设计 • 为设计者提供已经布好的互连线的电气视图，帮助后版图设计验证和调试
I/O可行性、布局和排序 • 新的、基于电子数据表的I/O 布局和排序环境提供简单的方法，用于操纵I/O排序，以便在封装可行性研究阶段进行芯片/ 封装折衷 • 内嵌式电子数据表能够同步真正的设计(不像外部的电子数据表，比如Excel等与设计环境是分离的) • 芯片与封装之间的逻辑可以显示在电子数据表中，然后象其他电子数据表一样，可以对数据单元进行排序/观察/操作 • 导入/导出功能方便在已有的外部电子数据表和内嵌式电子数据表之间进行数据的传递

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ＥＥＡＣＣ：２７０Ａ；１０５５２
中图分类号：Ｔ０Ｎ４２
文献标识码：Ａ
文章编号：０５ — １７２０）９１４ — ４２３４７（０８０ — ８７０
１引言
的条件下，入缓冲器的最优化设计方法．后与最小插最延迟下的缓冲器进行比较，验证本文提出的优化模型在降低互连功耗和减小互连面积方面的优点．
来减小互连功耗和面积的优化模型．６ｎＭＯ工艺下，两组不同类型的互连线进行计算比较，证该模型在改善在５ｍＣＳ对验
互连功耗与面积方面的优点．模型更适合全局互连线的优化，且互连线越长，化效果越明显，够应用于纳米级Ｓ此而优能ＯＣ的计算机辅助设计和集成电路优化设计．关键词：分布式ＲＬＣ；互连功耗面积；目标延迟；拉格朗日函数；纳米级ＣＭＯＳ
朱樟明钱利波杨银堂柴常春
（安电子科技大学微电子研究所，安７０７）西西１Ｌ传输线，出在互连延迟满足目标延迟的条件下，用拉格朗日函数改变插入缓冲器数目与尺寸Ｃ提利
随着硅ＣＭＯＳ集成电路发展到纳米级ＣＭＯＳ阶段，Ｓ频率和规模不断增大，上互连的延迟，耗２ＲＬＵＬＩ片功Ｃ互连延迟一耗一积功面和信号完整性已经成为影响电路性能和可靠性的决定性因素之一．了减小互连延迟，化插入中继缓冲器为优２１延迟．已经成为片上系统（ｏＣ）连延迟设计的关键，得到Ｓ互并图１是一段带有ｎ个中继缓冲器，度为ｈ的长了广泛的应用．过缓冲器恢复电位，止互连线上电通阻容的累加效应，延迟与互连长度成线性关系，低延ＲＬ使降Ｃ传输线，其单位长度的电阻、感、电电容分别用ｒ，迟ｎ．而随着Ｃ然ＭＯＳ工艺特征尺寸的不断缩小及ｆｃ表示．，插入缓冲器采用传统的ＣＭＯＳ反相器，其输互连长度的不断增加，需要插入的中继驱动器尺寸越来出电阻Ｒ和输入电容Ｃ如（）、２式所示ｌ１式（）＿１：越大，量越来越多．ＴＲ０６副指出，数ＩＳ２０口纳米级ＣＭＯＳ
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第２９卷
第９期
半
导
体
学
报
Ｖ０１２９ＮＯ．．９
２００８年９月
ＪＵＲＮＡＬＦＯＯＳＥＭＩＣＯＮＤＵＣＴＯＲＳ
Ｓｅ，０８ｐ．２０
一
种基于目标延迟约束缓冲器插入的互连优化模型＊
示为］：
ＣＭＯＳ成电路工艺的特征器件尺寸缩小到９ｎ以集０ｍ后，导线电感开始成为影响延迟的决定因素，时必须此采用ＲＬＣ传输线模型．同时，冲器的泄漏功耗也成为缓互连功耗的重要组成部分．本文从ＲＬＣ传输线出发，合考虑互连功耗与面综积的影响，出了在满足目标延迟约束下最优化插入缓提冲器的设计模型．文首先提出基于纳米级ＣＭＯＳ工本艺的ＲＬＣ互连线的延迟．耗．积计算表达式，后功面然利用拉格朗日乘数法，导出在互连延迟满足目标延迟推
Ｗ工艺的单片缓冲器数目将达到８Ｏ万门以上，致互连导Ｃ＝七２Ｗ（）２本身在延时、功耗及面积等方面的严重问题．化插入优其中Ｗ为反相器中ｎＭＯＳ管的沟道宽度；和七七是缓冲器的互连线延迟模型，将成为一个研究热点．与工艺相关的参数．文献［］于Ｒ互连延迟求导，出最小延迟下３基Ｃ推ＲＣ传输线中，Ｌ电感因素起主导作用，连延迟由互插入缓冲器的数目和尺寸．文献Ｅ３过优化互连线宽，５通和对反相器电容充电时问ｔ两实现延迟．耗两者乘积的最小化．ｌｍａｐ＿功Ｎａａｌｕ２和信号在线上传输时间ｔ信由ＲＬ传输函数计算求ＣＴｎ贝将缓冲器的面积引入延迟问题，中考虑互连部分组成．号传输时间ｔａｇＪ０折
Ｒ：
（）１
线延迟．功耗．积三者问的关系．上述文献面但
都是
得，电容充电时问ｔ根据所需门限电压变化．１所则图
基于Ｅｍｏｅ互连模型，有考虑电感因素的影响，ｌｒ没当
示的插入缓冲器的ＲＬＣ互连线的５％门限延迟可表Ｏ