数字电路与逻辑设计(第二版) 第4章
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电路与逻辑设计习题_4第四章组合逻辑电路剖析
数字电路与逻辑设计习题_4第四章组合逻辑电路剖析第四章组合逻辑电路一、选择题1．下列表达式中不存在竞争冒险的有。
A.Y=B +A BB.Y=A B+B CC.Y =A B C +ABD.Y =(A+B )A D 2．若在编码器中有50个编码对象，则要求输出二进制代码位数为位。
A.5B.6C.10D.503.一个16选一的数据选择器，其地址输入（选择控制输入）端有个。
A.1B.2C.4D.16 4.下列各函数等式中无冒险现象的函数式有。
A.B A AC C B F ++= B.B A BC C A F ++=C.B A B A BC C A F +++=D.C A B A BC B A AC C B F +++++=E.B A B A AC C B F +++= 5．函数C B AB C A F ++=，当变量的取值为时，将出现冒险现象。
A.B=C=1B.B =C=0C.A =1，C=0D.A =0，B=0 6．四选一数据选择器的数据输出Y 与数据输入X i 和地址码A i 之间的逻辑表达式为Y = 。
A.3X A A X A A X A A X A A 01201101001+++B.001X A AC.101X A AD.3X A A 017.一个8选一数据选择器的数据输入端有个。
A.1 B.2 C.3 D.4 E.8 8．在下列逻辑电路中，不是组合逻辑电路的有。
A.译码器B.编码器C.全加器 D.寄存器9．八路数据分配器，其地址输入端有个。
A.1B.2C.3D.4E.8 10．组合逻辑电路消除竞争冒险的方法有。
A. 修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰 11．101键盘的编码器输出位二进制代码。
A.2B.6C.7D.812．用三线-八线译码器74LS 138实现原码输出的8路数据分配器，应。
A.A ST =1，B ST =D ，C ST =0 B. A ST =1，B ST =D ，C ST =D C.A ST =1，BST =0，CST =D D.A ST =D ，BST =0，CST =013．以下电路中，加以适当辅助门电路，适于实现单输出组合逻辑电路。
数字电子技术第四章课后习题答案（江晓安等编）
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：SF++⊕=+ABSABS BABS将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b )所示。
数字逻辑-第四章习题-759
4-1 试分析图题4-1中各电路的逻辑功能。
图题4 - 1
4-2 试分析图题4-2中各电路的逻辑功能。
图题4 - 2
4-3 分析图题4-3所示逻辑电路,写出其简化的逻辑表达 式,并用与非门改进设计。
图题4 - 3
4-4 分析图题4-4所示逻辑电路,写出其简化的逻辑表 达式。
图题4 - 4
4-5 分析图题4-5所示逻辑电路的逻辑功能,写出函数 的逻辑表达式,并用最简线路实现它。
4-16 举重比赛有3个裁判,一个是主裁判A,2个是辅 裁判B和C,杠铃完全举上的裁决由每个裁判按一下自己 面前的按钮来决定。只有2个基本点以上裁判(其中必须 有主裁判)判明成功时,表示成功的灯才亮。试设计此逻 辑电路。
4-17 试用与非门设计一个无反变量输入的最简三级 线路,以实现下列函数。
(1)F(A ,B,C)= Σ m(3,5,6) (2)F(A ,B,C,D)= Σm(1,4,5,8,12)+
Σd(3,6,9,15) (3)F(A ,B,C,D)= Σ m(0,6,10,11,14) (4)F(A ,B,C)= AB + AC + AB 4-18 试用8选1多路选择器组成64选1多路选择器。 4-19 试用中规模集成4位二进制比较器组成18位二 进制数字比较器。 4-20 试用中规模集成4位二进制比较器组成20位二 进制数字比较器。
4-10 设二进制补码[x]补= x0. x1 x2 x3 x4 ,分别写出下 列要求的判断条件:
(1)(1/2≤ x)或(x < - 1/2) (2)(1/4≤ x <1/2)或(- 1/2≤ x < - 1/4) (3)(1/8≤ x <1/4)或(- 1/4≤ x < - 1/8) (4)(0≤ x <1/8)或(- 1/8≤ x <0) 4-11 设输入ABCD是按余3码编码的二进制数码,其相 应的十进制数路如图题4-6 所示,其中A和B为输入变量 ,F为输出函数。试说明当S3 、S2 、S1 、S0 作为控制信 号时,F 与A、B 的逻辑关系。
数字电路逻辑设计(第二版) 王毓银╲t 电子科技大学
数字电路逻辑设计(第二版) 王毓银电子科技大学第1章绪论1.1 数字信号1.2 数制及其转换1.3 二一十进制代码（BCD代码）1.4 算术运算与逻辑运算1.5 数字电路1.6 VHDL1.7 本课程的任务与性质习题第2章逻辑函数及其简化2.1 逻辑代数2.1.1 基本逻辑2.1.2 基本逻辑运算2.1.3 真值表与逻辑函数2.1.4 逻辑函数相等2.1.5 三个规则2.1.6 常用公式2.1.7 逻辑函数的标准形式2.2 逻辑函数的简化2.2.1 公式法（代数法）2.2.2 图解法（卡诺图法）2.2.3 逻辑函数的系统简化法习题第3章集成逻辑门3.1 晶体管的开关特性3.1.1 晶体二极管开关特性3.1.2 晶体三极管开关特性3.2 TTL集成逻辑门3.2.1 晶体管一晶体管逻辑门电路（TTL）3.2.2 TTL与非门的主要外部特性3.2.3 TTL或非门、异或门、OC门、三态输出门等3.2.4 其他系列TTL门电路3.3 发射极耦合逻辑（ECL）门与集成注入逻辑（I2L）电路3.3.1 发射极耦合逻辑（ECL）门3.3.2 I2L逻辑门3.4 MOS逻辑门3.4.1 MOS晶体管3.4.2 MOS反相器和门电路3.5 CMOS电路3.5.1 CMOS反相器工作原理3.5.2 CMOS反相器的主要特性3.5.3 CMOS传输门3.5.4 CMOS逻辑门电路3.5.5 BiCMOS门电路3.5.6 CMOS电路的正确使用方法3.6 VHDL描述逻辑门电路3.6.1 VHDL描述电路的基本方法3.6.2 VHDL描述逻辑门电路习题第4章组合逻辑电路4.1 组合逻辑电路分析4.1.1 全加器4.1.2 编码器4.1.3 译码器4.1.4 数值比较器4.1.5 数据选择器4.1.6 奇偶产生/校验电路4.2 组合逻辑电路设计4.2.1 采用小规模集成器件的组合逻辑电路设计4.2.2 采用中规模集成器件实现组合逻辑函数4.3 组合逻辑电路的冒险现象4.3.1 静态逻辑冒险4.3.2 如何判断是否存在逻辑冒险4.3.3 如何避免逻辑冒险4.4 VHDL描述组合逻辑电路4.4.1 VHDL表达式、运算符和数据类型4.4.2 在结构体行为描述中常用语句4.4.3 结构描述语句4.4.4 VHDL语句描述组合逻辑电路习题第5章集成触发器5.1 基本触发器5.1.1 基本触发器电路组成和工作原理5.1.2 基本触发器功能的描述5.2 钟控触发器5.2.1 钟控R—S触发器5.2.2 钟控D触发器5.2.3 钟控J-K触发器5.2.4 钟控T触发器5.2.5 电位触发方式的工作特性5.3 主从触发器5.3.1 主从触发器基本原理5.3.2 主从J-K触发器主触发器的一次翻转现象5.3.3 主从J-K触发器集成单元5.3.4 集成主从J-K触发器的脉冲工作特性5.4 边沿触发器5.4.1 维持一阻塞触发器5.4.2 下降沿触发的边沿触发器5.4.3 CMOS传输门构成的边沿触发器5.5 VHDL描述触发器5.5.1 时钟信号和复位、置位信号的VHDL描述5.5.2 触发器的VHDL描述习题第6章时序逻辑电路6.1 时序逻辑电路概述6.2 时序逻辑电路分析6.2.1 时序逻辑电路的分析步骤6.2.2 寄存器、移位寄存器6.2.3 同步计数器6.2.4 异步计数器6.3 时序逻辑电路设计6.3.1 同步时序逻辑电路设计的一般步骤6.3.2 采用小规模集成器件设计同步计数器6.3.3 采用小规模集成器件设计异步计数器6.3.4 采用中规模集成器件实现任意模值计数（分频）器6.4 序列信号发生器6.4.1 设计给定序列信号的产生电路6.4.2 根据序列循环长度M的要求设计发生器电路6.5 时序逻辑电路的VHDL描述6.5.1 移位寄存器的VHDL描述6.5.2 计数器的VHDL描述习题第7章半导体存储器7.1 概述7.1.1 半导体存储器的特点与应用7.1.2 半导体存储器的分类7.1.3 半导体存储器的主要技术指标7.2 顺序存取存储器（SAM）7.2.1 动态CMOS反相器7.2.2 动态CMOS移存单元7.2.3 动态移存器和顺序存取存储器（SAM）7.3 随机存取存储器（RAM）7.3.1 RAM的结构7.3.2 RAM存储单元7.3.3 RAM集成片HM6264简介7.3.4 RAM存储容量的扩展7.4 只读存储器（ROM）7.4.1 固定ROM7.4.2 可编程ROM7.4.3 利用ROM实现组合逻辑函数7.4.4 EPROM集成片简介习题第8章可编程逻辑器件8.1 可编程逻辑器件基本结构8.1.1 “与一或”阵列结构8.1.2 查找表结构8.1.3 可编程逻辑器件编程技术8.2 简单可编程逻辑器件（SPLD）8.2.1 PAL器件的基本结构8.2.2 GAL器件的基本结构8.2.3 典型GAL器件8.3 复杂可编程逻辑器件（CPLD）8.3.1 概述8.3.2 可编程互连阵列结构CPLD8.3.3 全局互连结构CPLD8.4 现场可编程门阵列（FPGA）器件8.4.1 概述8.4.2 连续互连型FPGA器件8.4.3 分段互连型FPGA器件8.4.4 FPGA器件特点8.5 可编程逻辑器件的开发8.5.1 PLD设计流程8.5.2 PLD编程与配置习题第9章脉冲单元电路9.1 脉冲信号与电路9.1.1 脉冲信号9.1.2 脉冲电路9.2 集成门构成的脉冲单元电路9.2.1 施密特触发器9.2.2 单稳态触发器9.2.3 多谐振荡器9.3 555定时器及其应用9.3.1 555定时器的电路结构9.3.2 用555定时器构成施密特触发器9.3.3 用555定时器构成单稳态触发器9.3.4 用555定时器构成多谐振荡器习题第10章模数转换器和数模转换器10.1 概述10.1.1 数字控制系统1O.1.2 数据传输系统10.1.3 自动测试和测量设备10.1.4 多媒体计算机系统10.2 数模转换器（DAC）10.2.1 数模转换原理和一般组成10.2.2 权电阻网络DAC10.2.3 R-2R倒T形电阻网络DAC10.2.4 单值电流型网络DAC10.2.5 集成DAC及其应用举例10.2.6 DAC的转换精度与转换速度10.3 模数转换器（ADC）10.3.1 模数转换基本原理10.3.2 并联比较型ADC10.3.3 逐次逼近型ADC10.3.4 双积分型ADC10.4 集成ADC及其应用举例10.4.1 双积分型集成ADC10.4.2 逐次逼近型集成ADC10.4.3 ADC的转换精度和转换速度习题第11章数字系统设计基础11.1 数字系统设计的基本方法11.1.1 数字系统的组成11.1.2 数字系统设计方法11.2 系统控制器的描述11.2.1 ASM图描述方法11.2.2控制器设计——硬件实现11.2.3控制器设计——软件设计（VHDL描述）11.3 数字系统设计举例11.3.1 方案构思11.3.2 顶层的VHDL实现11.3.3 次级模块电路分析与设计11.3.4 控制器电路的设计习题附录一半导体集成电路型号命名方法附录二集成电路主要性能参数附录三二进制逻辑单元图形符号说明主要参考文献汉英名词术语对照。
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
第四章1 《数字逻辑》(第二版)习题答案
第四章1．分析图1所示的组合逻辑电路，说明电路功能，并画出其简化逻辑电路图。
图1 组合逻辑电路解答○1根据给定逻辑电路图写出输出函数表达式CA B CBA B CAA B CF⋅+⋅+⋅=○2用代数法简化输出函数表达式CBA ABC CBA ABC C)B(A ABCCABCBABCAABCF+ =+ ++ =+ +=⋅+⋅+⋅=○3由简化后的输出函数表达式可知，当ABC取值相同时，即为000或111时，输出函数F的值为1，否则F的值为0。
故该电路为“一致性电路”。
○4实现该电路功能的简化电路如图2所示。
图24．设计一个组合电路，该电路输入端接收两个2位二进制数A=A2A1,B=B2B1。
当A＞B时，输出Z=1，否则Z=0。
解答○1根据比较两数大小的法则，可写出输出函数表达式为○2根据所得输出函数表达式，可画出逻辑电路图如图6所示。
图66．假定X=AB代表一个2位二进制数，试设计满足如下要求 (2) Y=X3(Y也用二进制数表示。
)○1假定AB表示一个两位二进制数，设计一个两位二进制数立方器。
由题意可知，电路输入、输出均为二进制数，输出二进制数的值是输入二进制数AB的立方。
由于两位二进制数能表示的最大十进制数为3，3的立方等于27，表示十进制数27需要5位二进制数，所以该电路应有5个输出。
假定用TWXYZ表示输出的5位二进制数，根据电路输入、输出取值关系可列出真值表如表4所示。
由真值表可写出电路的输出函数表达式为T=AB,====BWAB,ZA,Y0,X根据所得输出函数表达式，可画出用与非门实现给定功能的逻辑电路图如图9所示。
图98．设计一个“四舍五入”电路。
该电路输入为1位十进制数的8421码，当其值大于或等于5时，输出F 的值为1，否则F 的值为0。
解答○1 根据题意，可列出真值表如表5所示。
表5○2 由真值表可写出输出函数表达式为 F(A,B,C,D)=∑m(5~9)+∑d(10~15)经化简变换后，可得到最简与非表达式为○3逻辑电路图如图11所示。
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其中,式(4.1.1)称为输出方程;式(4.1.2)称为驱动方程 或激励方程;式(4.1.3)称为状态方程；Qni称为第i个触发 器的现态；Qn+1i称为第i个触发器的次态。
按照存储电路中触发器状态变化的特点,时序逻辑 电路分为同步时序逻辑电路和异步时序逻辑电路。在 同步时序逻辑电路中,所有触发器都受同一时钟信号控 制,触发器的状态变化是同步进行的。在异步时序逻辑 电路中,并非所有触发器都受同一时钟信号控制,因此触 发器的状态变化不是同步进行的。
第4章 时序逻辑电路
4.1 时序逻辑电路的结构和特点 4.2 触发器 4.3 时序逻辑电路的分析 4.4 时序逻辑电路的设计
4.1 时序逻辑电路的结构和特点
在第3章我们知道,所有的组合逻辑电路都有一个共 同的特点:任一时刻电路的输出仅取决于当时电路的输 入,与电路以前的输入和状态无关。在本章中,我们将要 讨论另一种类型的逻辑电路——时序逻辑电路（简称时 序电路）。在时序逻辑电路中,电路的输出不仅取决于 当时电路的输入,还与以前电路的输入和状态有关,也就 是说,时序逻辑电路具有记忆功能。
R和 S 是触发器的输入端,反号表示低电平有效。Q
和 Q 是触发器的两个互补输出端。触发器正常工作 时,Q和 Q 的值总是相反的。
工作原理分析:
（1）当S=0、R=0时:
如果Q=0、 Q =1,则与非门G1的两个输入端均为1, 其输出为0;与非门G2的一个输入端为1,另一个输入端为 0,其输出为1;Q=0、 Q =1保持不变。如果Q=1、 Q =0, 则与非门G2的两个输入端均为1,其输出为0;与非门G1的 一个输入端为1,另一个输入端为0,其输出为1;Q=1、
Q =0保持不变。S=0、R=0常表示无输入信号。由分 析可以得出:在此情况下，触发器的状态保持不变。
（2）当S=0,R=1时:
如果Q=0, Q =1,则由于 R 为0,使与非门G2的一个输
入端为0,其输出保持为1;由于S 为1,使得与非门G1的两个输
入端都为1,其输出保持为0,触发器保持为0状态。
图4―1 时序逻辑电路的结构框图
时序逻辑电路的结构框图如图4―1所示。由图中 可以看出,一个时序逻辑电路通常由组合逻辑电路和存 储电路两部分组成,其中,存储电路由触发器构成,是必不 可少的。图中的Xi（i=1,…,m）是电路的输入信号；Yi （i=1,…,k）是电路的输出信号;Wi（i=1,…,p）是存储电 路的输入信号（亦称驱动信号或激励信号）；Qi （i=1,…,r）是存储电路的输出信号（亦称时序电路的状 态信号）。
可用两个与非门或两个或非门通过交叉耦合构成。
图4―2 由与非门构成的基本RS触发器 （a）电路图;（b）逻辑符号
图4―2(a)是一个由两个与非门构成的基本RS触发
器电路,图4―2(b)是它的逻辑符号。图中，与非门G1的 输出连接到与非门G2的输入,与非门G2的输出又连接到 与非门G1的输入,形成交叉反馈,这是触发器的一个特点。
在分析触发器的状态变化时,将外加信号变化之前 触发器的状态称为现态,用Qn表示；将外加信号变化之 后触发器的状态称为次态,用Qn+1表示。触发器的Q输出 端为0时称为0状态,为1时称为1状态。
4.2.1 触发器的电路结构和动作特点 按照电路结构形式的不同,可以将触发器分为基本
触发器、同步触发器、主从触发器和边沿触发器等。 1.基本RS触发器 基本RS触发器是各种触发器中结构最简单的一种,
如果S和R同时由1变为0,与非门G1和G2的输出端都 趋向于变为0。由于变化快慢不同,先变为0的与非门通 过反馈使另一个与非门保持为1。在这种情况下,如果不 知道S和R的变化谁先谁后,我们就无法可靠地预估触发 器将变为0状态还是1状态,这种情况是正常工作时不允 许出现的,RS=0称为约束条件。
表4―1 基本RS触发器的特性表
（3）当S=1,R=0时:
如果Q=0, Q =1,则由于 S 为0,将使与非门G1的输
出变为1;当G1的输ຫໍສະໝຸດ 变为1后,由于R 为1,与非门G2的两
个输入端都为1,其输出将变为0,触发器由原来的0状态 变为1状态。
如果Q=1, Q =0,则由于 S 为0,使与非门G1的一
个输入端为0,其输出保持为1;由于 R 为1,使得与非门
按照电路输出信号的特点,时序逻辑电路分为 Mealy型电路和Moore型电路两种。在Mealy型电路中, 输出不仅取决于电路的状态,还与电路的输入有关。在 Moore型电路中,输出仅仅取决于电路的状态,与电路的 输入无关。
4.2 触 发 器
触发器是时序逻辑电路中的基本单元电路,它具有 两个稳定的状态,这两个状态分别称为0状态和1状态。 只要外加信号不变,触发器的状态就不会发生变化,这就 是它的存储功能。只有当外加信号变化时,触发器的状 态才可能发生变化。
如果Q=1, Q =0,则由于 R 为0,将使与非门G2的输出变
为1;当G2的输出变为1后,由于 S 为1,与非门G1的两个输入端
都为1,其输出将变为0,触发器由原来的1状态变为0状态。
S=0、R=1表示S端无输入信号而R端有输入信号。由分 析可以得出:在此情况下,不管原来是0状态还是1状态,触发 器都将变为0状态,称为置0。
G2的两个输入端都为1,其输出保持为0,触发器保持为1 状态。S=1、R=0表示S端有输入信号而R端无输入信号。
由分析可以得出:在此情况下,不管原来是0状态还是1状
态,触发器都将变为1状态,称为置1。
（4）当S=1,R=1时:
不管Q和 Q 端是0还是1,此时由于与非门G1和G2各 有一个输入端 S 和 R 为0,因此它们的输出均变为1。
这些逻辑信号之间的关系可用式(4.1.1)~(4.1.3)三组 方程来描述:
Yi=fi(X1,X2,…,Xm,Q1,Q2,…,Qr), i=1,…,k
(4.1.1)
Wi=gi(X1,X2,…,Xm,Q1,Q2,…,Qr),i=1,…,p
(4.1.2)
Qn+1i=hi(Wn1,Wn2,…,Wnp,Qn1,Qn2,…,Qnr),i=1,…,r (4.1.3)