逐次逼近型ADC
sar adc的控制逻辑电路
sar adc的控制逻辑电路摘要：1.引言2.sar adc 的工作原理3.sar adc 的控制逻辑电路设计4.控制逻辑电路的工作流程5.总结正文：1.引言在当今的数字电子技术中，模数转换器（ADC）是至关重要的组成部分。
其中，串行接口的逐次逼近型（SAR）模数转换器广泛应用于各种领域。
SAR ADC 具有高速、高精度和低功耗等特点，但它的性能在很大程度上取决于控制逻辑电路的设计。
本文将详细介绍SAR ADC 的控制逻辑电路。
2.SAR ADC 的工作原理SAR ADC 的工作原理是通过逐次逼近的方式，将模拟信号转换为数字信号。
在转换过程中，比较器对输入信号与参考电压进行比较，产生阶梯信号。
控制逻辑电路根据阶梯信号，对SAR ADC 的内部状态进行控制，完成模数转换。
3.SAR ADC 的控制逻辑电路设计SAR ADC 的控制逻辑电路主要包括时钟控制、数据锁存、地址选择和驱动等部分。
时钟控制部分负责产生所需的时钟信号，为整个SAR ADC 提供同步；数据锁存部分用于锁存输入信号，保证数据在传输过程中的稳定性；地址选择部分用于选择需要转换的模拟信号通道；驱动部分负责将控制信号传输至SAR ADC 的各个部分，实现对ADC 的控制。
4.控制逻辑电路的工作流程SAR ADC 的控制逻辑电路工作流程如下：（1）初始化：根据输入信号的幅度和分辨率要求，配置SAR ADC 的相关参数，如基准电压、比较器增益等。
（2）时钟控制：产生所需的时钟信号，为SAR ADC 提供同步。
（3）数据锁存：将输入信号锁存，以保证数据在传输过程中的稳定性。
（4）地址选择：根据需要转换的模拟信号通道，选择相应的地址。
（5）驱动：将控制信号传输至SAR ADC 的各个部分，实现对ADC 的控制。
（6）模数转换：在控制逻辑电路的驱动下，SAR ADC 开始进行模数转换，将模拟信号转换为数字信号。
5.总结SAR ADC 的控制逻辑电路是整个模数转换器的关键部分，影响着SAR ADC 的性能。
sar adc的控制逻辑电路
sar adc的控制逻辑电路摘要：1.引言2.sar adc 的工作原理3.sar adc 的控制逻辑电路设计4.控制逻辑电路的工作原理5.总结正文：1.引言SAR ADC（逐次逼近型模数转换器）是一种常见的模数转换器，广泛应用于各种电子设备中。
其工作原理是通过逐步逼近输入信号的幅度，将其转换为数字信号。
在SAR ADC 中，控制逻辑电路起着关键作用，负责控制整个转换过程。
2.sar adc 的工作原理SAR ADC 的工作原理是通过比较输入信号与参考电压，逐步逼近输入信号的幅度，将其转换为数字信号。
在转换过程中，需要对输入信号进行采样、量化、编码等操作。
其中，采样阶段需要控制采样时钟的时序，量化阶段需要根据输入信号幅度调整量化级数，编码阶段需要将量化结果转换为数字信号。
3.sar adc 的控制逻辑电路设计SAR ADC 的控制逻辑电路主要包括采样控制电路、量化控制电路和编码控制电路。
采样控制电路负责产生采样时钟，量化控制电路负责调整量化级数，编码控制电路负责将量化结果转换为数字信号。
4.控制逻辑电路的工作原理采样控制电路的工作原理是根据输入信号的幅度，控制采样时钟的时序。
当输入信号的幅度超过设定阈值时，采样控制电路会启动采样过程，使输入信号被采样并转换为数字信号。
量化控制电路的工作原理是根据输入信号的幅度，调整量化级数。
当输入信号的幅度较高时，量化控制电路会增加量化级数，以获得更高的分辨率；当输入信号的幅度较低时，量化控制电路会减少量化级数，以降低功耗和提高转换速度。
编码控制电路的工作原理是将量化结果转换为数字信号。
通过对量化结果进行编码，可以将数字信号表示为二进制数，方便后续处理和传输。
5.总结SAR ADC 的控制逻辑电路在模数转换过程中起着关键作用。
通过对采样、量化和编码等环节的控制，实现对输入信号的有效转换。
sar adc 误差公式
sar adc 误差公式
SARADC误差公式是指对于一种逐次逼近型模数转换器，在转换过程中所产生的误差的计算公式。
该公式通常包括两部分，即基本误差和非线性误差。
基本误差指的是由于操作放大器的有限增益、道路偏置电流、量化噪声等原因导致的误差。
其计算公式通常为：基本误差=（Vref/2^N）×（1/2）×（1+2*INLmax），其中Vref为参考电压，N为比特数，INLmax为差分非线性最大值。
非线性误差则是由于逐次逼近型模数转换器中的校准电路、比较器失调、采样保持电路等因素引起的误差。
其计算公式通常为：非线性误差=（Vref/2^N）×（1/2）×（DNLmax+1），其中DNLmax为差分非线性最大值。
通过计算SAR ADC误差公式，可以全面了解该转换器在实际应用中所产生的误差，从而有助于改进设计和提升性能。
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逐次比较型ADC原理
逐次比较型ADC1.转换方式直接转换ADC2.电路结构逐次逼近ADC包括n位逐次比较型A/D转换器如图11.10.1所示。
它由控制逻辑电路、时序产生器、移位寄存器、D/A转换器及电压比较器组成。
图11.10.1逐次比较型A/D转换器框图3.工作原理逐次逼近转换过程和用天平称物重非常相似。
天平称重物过程是，从最重的砝码开始试放，与被称物体行进比较，若物体重于砝码，则该砝码保留，否则移去。
再加上第二个次重砝码，由物体的重量是否大于砝码的重量决定第二个砝码是留下还是移去。
照此一直加到最小一个砝码为止。
将所有留下的砝码重量相加，就得此物体的重量。
仿照这一思路，逐次比较型A/D转换器，就是将输入模拟信号与不同的参考电压作多次比较，使转换所得的数字量在数值上逐次逼近输入模拟量对应值。
对11.10.1的电路，它由启动脉冲启动后，在第一个时钟脉冲作用下，控制电路使时序产生器的最高位置1，其他位置0，其输出经数据寄存器将1000……0，送入D/A转换器。
输入电压首先与D/A器输出电压（V REF/2）相比较，如v1≥V REF/2，比较器输出为1，若v I< V REF/2，则为0。
比较结果存于数据寄存器的D n-1位。
然后在第二个CP作用下，移位寄存器的次高位置1，其他低位置0。
如最高位已存1，则此时v O=（3/4）V REF。
于是v1再与（3/4）V REF相比较，如v1≥（3/4）V REF，则次高位D n-2存1，否则D n-2=0；如最高位为0，则v O=V REF/4，与v O比较，如v1≥V REF/4，则D n-2位存1，否则存0……。
以此类推，逐次比较得到输出数字量。
为了进一步理解逐次比较A/D转换器的工作原理及转换过程。
下面用实例加以说明。
设图11.10.1电路为8位A/D转换器，输入模拟量v A=6.84V，D/A转换器基准电压V REF=10V。
根据逐次比较D/A转换器的工作原理，可画出在转换过程中CP、启动脉冲、D7～D0及D/A转换器输出电压v O的波形，如图11.10.2所示。
SAR-ADC调研报告
SAR-ADC调研报告SARADC 调研报告一、引言在当今的电子技术领域，模数转换器（ADC）扮演着至关重要的角色，它实现了模拟信号到数字信号的转换，使得各种电子设备能够处理和分析来自现实世界的信息。
其中，逐次逼近型模数转换器（SARADC）因其在精度、速度、功耗和成本之间的良好平衡，在众多应用中得到了广泛的应用。
二、SARADC 的基本原理SARADC 的工作原理基于逐次逼近的思想。
它通过将输入的模拟电压与一个内部的数字模拟转换器（DAC）产生的逐步变化的参考电压进行比较，从而确定对应的数字输出。
首先，SAR 逻辑控制电路将最高有效位（MSB）设置为 1，其余位为 0，并通过 DAC 将这个数字值转换为模拟电压。
然后，将这个模拟电压与输入的模拟信号进行比较。
如果模拟电压小于输入信号，MSB 被保留为 1；否则，MSB 被重置为 0。
接下来，对次高位进行同样的操作，重复这个过程，直到所有位都被确定。
最终，SARADC 输出的数字代码就是与输入模拟信号相对应的数字值。
三、SARADC 的主要特点1、高精度SARADC 能够实现较高的精度，通常可以达到 12 位至 16 位甚至更高的分辨率，适用于对精度要求较高的测量和控制系统。
2、中等转换速度其转换速度一般在几 kSPS（千次每秒）到几百 kSPS 之间，能够满足大多数中低速应用的需求。
3、低功耗由于其工作原理相对简单，SARADC 在工作时消耗的功率较低，这对于电池供电的便携式设备来说是一个重要的优势。
4、面积小、成本低SARADC 的结构相对简单，不需要复杂的模拟电路，因此芯片面积较小，制造成本相对较低。
四、SARADC 的性能指标1、分辨率指 ADC 能够分辨的最小模拟电压变化量，通常用位数表示。
2、转换速率表示完成一次模数转换所需的时间，单位为每秒转换次数。
3、量化误差由于 ADC 的有限分辨率导致的输入模拟信号与输出数字信号之间的偏差。
4、线性度包括积分线性度和微分线性度，反映了 ADC 输出数字值与输入模拟值之间的线性关系。
sd adc原理
sd adc原理SD ADC原理解析1. 什么是SD ADC？SD ADC（Successive Approximation Register Analog-to-Digital Converter）是一种常见的模数转换器，用于将模拟信号转换为数字信号。
它是一种高效而精确的ADC，广泛应用于各种电子设备中。
2. 工作原理SD ADC采用逐次逼近法来实现模拟信号的数字化转换。
具体的工作原理可以分为以下几个步骤：参考电压确定首先，需要提供一个已知的参考电压作为基准。
这个参考电压可以是一个恒定的电压源，也可以是一个稳定的电压信号。
比较器SD ADC中的比较器用于比较模拟输入信号与参考电压之间的大小关系。
比较器输出一个数字信号，表示输入信号是大于还是小于参考电压。
逐次逼近逐次逼近法是SD ADC的核心原理。
在每一个时钟周期内，通过对比较器输出的信号进行判断，确定输入信号在该位的数字是0还是1。
ADC会逐渐逼近输入信号的大小，从而得到一个较精确的数字表示。
DACDAC（Digital-to-Analog Converter）用于将逼近结果转换为模拟输出信号。
它根据逼近过程的结果，生成一个数字信号，表示逼近结果与输入信号之间的差异。
SARSAR（Successive Approximation Register）是一个数字寄存器，用于存储逐次逼近的结果。
它会根据比较器输出的信号和DAC的输入信号，逐步更新逼近结果，直到得到最终的数字表示。
控制器控制器负责控制整个转换过程。
它会发送控制信号给DAC和SAR，确保逐次逼近过程按照正确的顺序进行，并且调整逼近的步骤和精度。
3. 特点与应用SD ADC具有一些明显的特点，使其被广泛应用于各种领域：•精度高：采用逐次逼近法，能够获得较高的转换精度。
•速度快：逐次逼近过程较为简单，可以实现高速转换。
•低功耗：相比其他ADC技术，SD ADC在功耗方面表现较好。
•成本低：结构简单，制造成本相对较低。
电子电路中的模数转换方法有哪些
电子电路中的模数转换方法有哪些在数字电路中，模数转换是一种将模拟信号转换为数字信号的过程。
模数转换主要用于信号处理、通信系统以及其他数字化应用中。
本文将介绍几种常见的电子电路中的模数转换方法。
一、逐次逼近式模数转换（Successive Approximation Register, SAR）逐次逼近式模数转换是一种常用的模数转换方法。
该方法通过逐步逼近输入模拟信号来获得相应的数字代码。
逐次逼近式模数转换器通常由比较器、数字-模拟转换器和递归逼近逻辑电路组成。
在每一次迭代过程中，逼近器将比较器的输出与参考电压进行比较，以确定二进制代码的每一位。
通过多次迭代，可以逐渐逼近输入信号的数字表示。
二、积分型模数转换（Integrating Type ADC）积分型模数转换是一种将模拟信号转换为数字信号的方法。
该方法基于模拟信号在一段时间内的积分值，通过比较积分值与参考电压，来获得对应的数字代码。
积分型模数转换器通常由积分器、比较器和计数器组成。
模拟信号被积分器积分，并与参考电压进行比较。
当积分值达到参考电压时，比较器输出一个脉冲信号，计数器记录下对应的数字代码。
三、逐次逼近逻辑（Interpolation）逐次逼近逻辑是一种模数转换方法，是采用数模转换和电路逼近相结合的方式。
逐次逼近逻辑利用数字电路和模拟电路相互传递信号，逐步逼近输入模拟信号的数字表示。
该方法结构简单，适用于高速转换和精度要求较高的应用。
四、脉冲密度调制（Pulse Density Modulation, PDM）脉冲密度调制是一种将模拟信号转换为数字信号的方法。
该方法将模拟信号转换为一个脉冲序列，其中脉冲的密度取决于模拟信号的幅值。
PDM常用于音频信号的数字化转换，其优点是有效地保留了原始模拟信号的动态特性。
五、时间交织（Time Interleaved）时间交织是一种将模拟信号转换为数字信号的方法。
该方法利用多个转换通道同时对输入信号进行采样和转换，然后将这些通道的结果合并为一个数字代码。
sar adc工作原理
sar adc工作原理
SAR ADC（Successive Approximation Register ADC）是一种逐次逼近寄存器ADC，它是一种较为常见的模数转换器（ADC）。
它的工作原理基于比较器和译码器，通过逐次逼近的方法将输入模拟信号转换为数字信号。
下面是SAR ADC的工作原理：
1. 采样与保持：输入的模拟信号首先被采样成一个保持信号，以便后续处理。
采样过程通常由采样电容完成。
2. 参考电压生成：参考电压由一个内部电压源生成，它与输入保持信号的电压范围相同。
3. 比较器：参考电压与保持信号进行比较，比较器输出一个二进制码，表示输入信号的大小是否大于或小于参考电压。
4. 逐次逼近：SAR ADC 中的逐次逼近是指通过多次比较来逐步逼近输入信号的真实值。
在第一次比较后，如果输出二进制码为 1，则表示输入信号大于参考电压，反之则表示输入信号小于参考电压。
在第二次比较时，将根据第一次比较的结果调整参考电压，直到最终得到输入信号的真实值。
这个过程可以使用二进制搜索算法来实现。
5. 数字输出：在逐次逼近过程中，得到的二进制码代表了输入信号的数字输出。
这个数字输出可以被微处理器或其他数字电路所处理。
总的来说，SAR ADC 的工作原理是通过逐次逼近的方法将输入模拟信号转换为数字信号。
它的主要优点是简单、可靠，且价格相对较低，因此在一些需要对模拟信号进行数字化处理的场合得到了广泛应用。
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理解逐次逼近寄存器型ADC：与其它类型ADC的架构对比
Jul 02, 2009 摘要：逐次逼近寄存器型(SAR)模数转换器(ADC)占据着大部分的中等至高分辨率ADC市场。SAR ADC的采样速率最高可达5Msps，分辨率为8位至18位。SAR架构允许高性能、低功耗ADC采用小尺寸封装，适合对尺寸要求严格的系统。
本文说明了SAR ADC的工作原理，采用二进制搜索算法，对输入信号进行转换。本文还给出了SAR ADC的核心架构，即电容式DAC和高速比较器。最后，对SAR架构与流水线、闪速型以及Σ-Δ ADC进行了对比。
引言 逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。
顾名思义，SAR ADC实质上是实现一种二进制搜索算法。所以，当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的几分之一。
SAR ADC的架构 尽管实现SAR ADC的方式千差万别，但其基本结构非常简单(见图1)。模拟输入电压(VIN)由采样/保持电路保持。为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100... .00，MSB设置为1)。这样，DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。 图1. 简单的N位SAR ADC架构 图2给出了一个4位转换示例，y轴(和图中的粗线)表示DAC的输出电压。本例中，第一次比较表明VIN < VDAC。所以，位3置为0。然后DAC被置为01002，并执行第二次比较。由于VIN > VDAC，位2保持为1。DAC置为01102，执行第三次比较。根据比较结果，位1置0，DAC又设置为01012，执行最后一次比较。最后，由于VIN > VDAC，位0确定为1。
图2. SAR工作原理(以4位ADC为例)
注意，对于4位ADC需要四个比较周期。通常，N位SAR ADC需要N个比较周期，在前一位转换完成之前不得进入下一次转换。由此可以看出，该类ADC能够有效降低功耗和空间，当然，也正是由于这个原因，分辨率在14位至16位，速率高于几Msps (每秒百万次采样)的逐次逼近ADC极其少见。一些基于SAR结构的微型ADC已经推向市场。MAX1115/MAX1116和MAX1117/MAX1118 8位ADC以及分辨率更高的可互换产品MAX1086和MAX1286 (分别为10位和12位)，采用微小的SOT23封装，尺寸只有3mm x 3mm。12位MAX11102采用3mm x 3mm TDFN封装或3mm x 5mm µMAX®封装。
SAR ADC的另一个显著的特点是：功耗随采样速率而改变。这一点与闪速ADC或流水线ADC不同，后者在不同的采样速率下具有固定的功耗。这种可变功耗特性对于低功耗应用或者不需要连续采集数据的应用非常有利(例如，用于PDA 数字转换器)。
SAR的深入分析 SAR ADC的两个重要部件是比较器和DAC，稍后我们可以看到，图1中采样/保持电路可以嵌入到DAC内，不作为一个独立的电路。
SAR ADC的速度受限于： • DAC的建立时间，在这段时间内必须稳定在整个转换器的分辨率以内(如：½ LSB) • 比较器，必须在规定的时间内能够分辨VIN与VDAC的微小差异 • 逻辑开销 DAC
DAC的最大建立时间通常取决于其MSB的建立时间，原因很简单，MSB的变化代表了DAC输出的最大偏移。另外，ADC的线性也受DAC线性指标的限制。因此，由于元件固有匹配度的限制，分辨率高于12位的SAR ADC常常需要调理或校准，以改善其线性指标。虽然这在某种程度上取决于处理工艺和设计，但在实际的DAC设计中，元件的匹配度将线性指标限制在12位左右。
许多SAR ADC采用具有固有采样/保持功能的电容式DAC。电容式DAC根据电荷再分配的原理产生模拟输出电压，由于这种类型的DAC在SAR ADC中很常用，所以，我们最好讨论一下它们的工作原理。
电容式DAC包括一个由N个按照二进制加权排列的电容和一个“空LSB”电容组成的阵列。图3是一个16位电容式DAC与比较器相连接的范例。采样阶段，阵列的公共端(所有电容连接的公共点，见图3)接地，所有自由端连接到输入信号(模拟输入或VIN)。采样后，公共端与地断开，自由端与VIN断开，在电容阵列上有效地获得了与输入电压成比例的电荷量。然后，将所有电容
的自由端接地，驱动公共端至一个负压-VIN。
图3. 16位电容式DAC示例 作为二进制搜索算法的第一步，MSB电容的底端与地断开并连接到VREF，驱动公共端电压向正端移动½VREF。
因此，VCOMMON = -VIN + ½ × VREF 如果VCOMMON < 0 (即VIN > ½ × VREF)，比较器输出为逻辑1。如果VIN < ½ × VREF，比较器输出为逻辑0。
如果比较器输出为逻辑1，MSB电容的底端保持连接至VREF。否则，MSB电容的底端连接至地。
接下来，下一个较小电容的底端连接至VREF，将新的VCOMMON电压与地电位进行比较。 继续上述过程，直至所有位的值均确定下来。 简言之，VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + ... + B0 × VREF/2N-1 (B_为比较器输出/ADC输出位)。
DAC校准 对于一个理想的DAC来讲，每个与数据位相对应的电容应该精确到下一个较小电容的两倍。在高分辨率ADC (如16位)中，这会导致过宽的数值范围，以致无法用经济、可行的尺寸实现。16位的SAR ADC (如MAX195)实际由两列电容组成，利用电容耦合减小LSB阵列的等效容值。MSB阵列中的电容经过微调以降低误差。LSB电容的微小变化都将对16位转换结果产生明显的误差。不幸的是，仅仅依靠微调并不能达到16位的精度，或者补偿由于温度、电源电压或其它参数的变化所造成的性能指标的改变。考虑到上述原因，MAX195内部为每个MSB电容配置了一个校准DAC，这些DAC通过电容耦合到主DAC输出，根据它们的数字输入调节主DAC的输出。
校准时，首先要确定用于补偿每个MSB电容误差的修正代码，并存储该代码。此后，当主DAC对应的数据位为高电平时就把存储的代码提供给适当的校准DAC，补偿相关电容的误差。一般由用户发起校准过程，也可以在上电时进行自动校准。为降低噪声效应，每个校准过程都执行许多次(MAX195大约持续14,000个时钟周期)，结果取平均值。当供电电压稳定后最好进行一次校准。高分辨率ADC应该在电源电压、温度、基准电压或时钟等任何一个参数发生显著变化后进行再校准，因为这些参数对直流偏移有影响。如果只考虑线性指标，可以容许这些参数有较大改变。因为校准数据是以数字方式存储的，无需频繁转换即可保持足够的精度。
比较器 比较器需要具有足够的速度和精度，尽管比较器的失调电压不影响整体的线性度，它将给系统传输特性曲线带来一个偏差，为减小比较器的失调电压引入了失调消除技术。然而，还必须考虑噪声，比较器的等效输入噪声通常要设计在1 LSB以内。比较器必须能够分辨出整个系统精度以内的电压，也就是说比较器需要保证与系统相当的精度。 SAR ADC与其它ADC结构的比较 与流水线ADC相比 流水线ADC采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样。这种固有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价。所谓延迟，在此情况下定义为ADC采样到模拟输入的时间与输出端得到量化数据的时间差。例如，一个5级流水线ADC至少存在5个时钟周期的延迟，而SAR只有1个时钟周期的延迟。需要注意的是，延迟的定义只是相对于ADC的吞吐率而言，并非指SAR的内部时钟，该时钟是吞吐率的许多倍。流水线ADC需要频繁地进行数字误差校准，以降低对流水线上每一级闪速ADC (即比较器)的精度要求。而SAR ADC的比较器精度只需与整体系统的精度相当即可。流水线ADC一般比同等级别的SAR需要更多的硅片面积。与SAR一样，精度高于12位的流水线ADC通常需要一些某种形式的微调或校准。
与闪速ADC相比 闪速ADC由大量的比较器构成，每个比较器包括一个宽带、低增益预放大器和锁存器。预放大器必须仅用于提供增益，不需要高线性度和高精度，这意味着只有比较器的门限值才需具有较高的精度。所以，闪速ADC是目前转换速率最快的一种架构。
通常需要折衷考虑闪速ADC的速度以及SAR DAC的低功耗和小尺寸特性。尽管极高速的8位闪速ADC (以及它们的折叠/内插变种)具有高达1.5Gsps的采样速率(例如MAX104、MAX106和MAX108)，但很难找到10位的闪速ADC，而12位(及更高位)闪速ADC还没有商用化的产品。这是由于分辨率每提高1位，闪速ADC中比较器的个数将成倍增长，同时还要保证比较器的精度是系统精度的两倍。而在SAR ADC中，提高分辨率需要更精确的元件，但复杂度并非按指数率增长。当然，SAR ADC的速度是无法与闪速ADC相比较的。
与Σ-Δ转换器相比 传统的过采样/Σ-Δ转换器被普遍用于带宽限制在大约22kHz的数字音频应用。近来，一些宽带Σ-Δ转换器能够达到1MHz至2MHz的带宽，分辨率在12位至16位。这通常由高阶Σ-Δ调制器(例如，4阶或更高)配合一个多位ADC和多位反馈DAC构成。Σ-Δ转换器具有一个优于SAR ADC的先天优势：即不需要特别的微调或校准，即使分辨率达到16位至18位。由于该类型ADC的采样速率要比有效带宽高得多，因此也不需要在模拟输入端增加快速滚降的抗混叠滤波器。由后端数字滤波器进行处理。Σ-Δ转换器的过采样特性还可用来“平滑”模拟输入中的任何系统噪声。
Σ-Δ转换器要以速率换取分辨率。由于产生一个最终采样需要采样很多次(至少是16倍，一般会更多)，这就要求Σ-Δ调制器的内部模拟电路的工作速率要比最终的数据速率快很多。数字抽取滤波器的设计也是一个挑战，并要消耗相当大的硅片面积。在不远的将来，速度最高的高分辨率Σ-Δ转换器的带宽将不大可能高出几兆赫兹很多。