数字阵列技术的研究

性能采集器件。从目前情况来看，量化位数１４ｂｉｔｓ的ＡＤＣ器件采 样频率超过５００Ｍｓｐｓ，量化位数１２ｂｉｔｓ的ＡＤＣ器件采样频率超过 １Ｇｓｐｓ。量化位数为８ｂｉｔｓ的ＡＤＣ产品中，Ｆｕｊｉｔｓｕ公司基于４０ｎｍ ＣＭＯＳ工艺采用ＣＨＡＩＳ（ＣＨＡｒｇｅ－ｍｏｄｅ Ｉｎｔｅｒｌｅａｖｅｄ Ｓａｍｐｌｅｒ）架 构的ＡＤＣ具有最高性能，最高采样率为６５Ｇｓｐｓ，单通道的功耗仅 为１．２Ｗ，该ＡＤＣ具有宽带输入、低噪声、高的分辨率，可以用于 １００Ｇｂｐｓ以上光传输。而量化位数高于８ｂｉｔｓ的高速大带宽ＡＤＣ产 品供应商主要为Ｅ２Ｖ和国家半导体，可达到的最高性能分别为 ５Ｇｓｐｓ／ｌ０ｂｉｔｓ和３．６Ｇｓｐｓ／１２ｂｉｔｓ（ＡＤＣ１２Ｄ１８００ ＲＦ）。近年来基 于超导材料的ＡＤＣ和光学ＡＤＣ得到了迅速发展，且都具有更大的 模拟输入带宽和更高的采样率，据报道美国ＨＹＰＲＥＳ公司在军用 卫星通信实验中，利用超导ＡＤＣ技术实现４０ＧＳＰＳ ＡＤＣ，对Ｘ波段 信号可以直接数字化；美国加洲ＲＨＬ实验室采用光子晶体技术， 正在进行５０ＧＳＰＳ的光子晶体Ａ／Ｄ转换装置的研制。
美国应用雷达（Ａｐｐｌｉｅｄ Ｒａｄａｒ）公司为美国空军研究实 验 室 （ Ａ Ｆ Ｒ Ｌ） 的 宽 带 可 扩 充 数 字 收 发 雷 达 系 统 — — ＳＷＯＲＤ－ Ｘ４００？ 提 供 数 字 收 发 机 （ ＤＲＥＸ， Ｄｉｇｉｔａｌ Ｒｅｃｅｉｖｅｒ／Ｅｘｃｉｔｅ ｒ）。ＤＲＥＸ包括了６４个通道，信号瞬时带宽５００ＭＨｚ，工作波段 可以实现从ＵＨＦ频段到Ｋａ频段。
关键词： 数字阵列雷达；射频数字化；高速数字器件；瓦片架构；宽禁带器件 中图分类号：Ｒ３４１ 文献标识码：Ａ 文章编号：１６７１－７５９７（２０１２）０５１００９８－０３
０ 引言 ２０世纪８０年代以来，随着数字集成电路技术的发展以及数 字波束形成（Ｄｉｇｉｔａｌ Ｂｅａｍ Ｆｏｒｍｉｎｇ，ＤＢＦ）方法研究的不断 深入，阵列雷达不断提高其数字化程度并越来越多的采用先进 阵列处理技术。对于采用了ＤＢＦ技术的阵列雷达可统称为ＤＡＲ （Ｄｉｇｉｔａｌ Ａｒｒａｙ Ｒａｄａｒ）。ＤＡＲ 的 核 心 部 件 是 数 字 阵 列 模 块 （Ｄｉｇｉｔａｌ Ａｒｒａｙ Ｍｏｄｕｌｅ，ＤＡＭ），ＤＡＲ可以由数百个甚至数千 个ＤＡＭ拼装而成，这样可以大大增加系统的可制造性和缩短研 制周期，同时降低全周期寿命费用。采用了ＤＡＭ的数字阵列雷 达具有很多优点：１）大的动态范围；２）容易实现多波束；３） 容易解决宽带宽角扫描情况下孔径渡越问题；４）低损耗、低副 瓣，低角测高精度高；５）可制造性强、全周期寿命费用低； ６）可靠性高、可维修性好。 １ 典型数字阵列雷达系统发展 随着微电子技术和数字集成电路技术的发展，数字阵列雷 达工作频段由窄带向宽带发展，结构形式易于搭建和扩展，系 统集成的通道数目和形成的波束也在增加，而体积和成本却不 断下降。从国内外研究情况来看，数字化、软件化和可扩充是 ＤＡＲ发展的必然趋势。 美国海军研究中心在２００９年，该中心启动了一个五年通用 雷达架构研究计划，通过该计划研究共用的子系统模块和基础 设计以同时满足旋转相控阵和船载固定相控阵的需要。该架构 的一些主要特征是：１）宽角度扇形发射波束，可以覆盖众多高 增益接收波束；２）大的接收阵列，从４８×４８单元到９６×９６单元 可扩充；３）小的发射阵列，可独立于接收阵列而更新；４）采 用数字阵列雷达中的一些关键技术，如数字波形产生和数字波 束形成。下图给出了该中心近几年的数字阵列模块发展演变过 程，可以看出单个模块集成的通道数目越来越多，阵列单元越 来越多，同时形成的波束也在增加，而成本不断降低，体积不 断减小。
（ ）数字收发系统框图
图１ 美国海军中心数字阵列模块的发展历程
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（ｂ）数字收发系统照片 图２ 美国应用雷达公司ＳＷＯＲＤ－Ｘ４００的数字收发系统
美国俄亥俄州立大学软件化雷达开发团队研制成功了能够 实时自适应用户遥感需求的集成软件化雷达系统的原型样机， 通过自适应改变发射波形和接收信号处理方法可实时在雷达的 多个工作模式间切换，如动目标识别（ＭＴＩ）、高分辨动目标 识别（ＨＲＲＭＴＩ）、合成孔径雷达（ＳＡＲ）、逆合成孔径雷达 （ＩＳＡＲ）；同时也可作为ＭＩＭＯ雷达和波形自适应雷达的试验 台。该团队研究的软件化ＭＩＭＯ雷达原型，包括４个发射通道、 ４个接收通道以及由ＦＰＧＡ／ＤＳＰ构成的实时雷达信号处理器，工 作频段２－１８ＧＨｚ，瞬时带宽５００ＭＨｚ。数字后端重采用了采样率 为１ＧＳＰＳ的８位Ａ／Ｄ和１４位Ｄ／Ａ，数字信号的控制调理采用Ｘｉｌｉｎｘ Ｖｉｒｔｅｘ－４ ＳＸ ３５ ＦＰＧＡ， 高 端 信 号 处 理 采 用 的 是 工 作 时 钟 为 ＴＩ公司的１ＧＨｚ、３２位定点ＤＳＰ——Ｃ６４１６。
图４ 数字雷达系统原理框图 ２．２ 高速Ａ／Ｄ变换器和Ｄ／Ａ变换器发展 随着高速ＡＤＣ器件不断发展，国外多家公司推出了一系列高
（ ）６４通道全数字接收阵列
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（ ）６４通道全数字接收阵列的分解视图 图５ Ｔｈａｌｅｓ的６４通道瓦片式阵列
法国Ｔｈａｌｅｓ公司开发的Ｍ３Ｒ， ＧＭ４００和ＳＭ４００的雷达都采用 了最新的数字技术，而且数字接收阵列的结构逐渐从砖块式结 构向瓦片式结构转变。图５是该公司研制的６４通道全数字接收阵 列的实物图，工作在Ｓ波段，包括２个３２通道的接收板（主要实 现带外信号抑制、镜像信号滤波、放大、下变频以及Ａ／Ｄ变换 和数字信号同步处理的功能），１个控制板和光接口模块以及电 源模块（ＡＣ－ＤＣ变换）。该接收阵列模块重８Ｋｇ，体积为１００× ３４０×３９０ｍｍ３， 功 耗 １ ５ ０ Ｗ ； 主 要 应 用 于 地 面 雷 达 （ 如 Ｇ Ｍ４００、 ＧＭ５００）和海军雷达（Ｓｅｅ Ｍａｓｔｅｒ ４００）。
２．５ 宽禁带器件在数字阵列雷达上应用
（ ）１６单元的Ｓ波段子阵 （ｂ）ＧａＮ高功率放大器的４×４阵射频面板 图６ 美国陆军阵列雷达
宽禁带器件作为典型的第三代半导体，对其的研究都是各 个国家争相投入的重点方向。美国陆军数字阵列雷达项目演示 了宽禁带半导体技术在相控阵系统中的应用。下图是该数字阵 列雷达的一个１６单元的Ｓ波段子阵，集成了高效的塑料封装的 ＧａＮ功放、多通道的收发芯片、单元级的数字化；采用了收发
同 时 ， Ｄ／Ａ的 速 度 发 展 越 来 越 快 ， ８位２．５ＧＳ／Ｓ双 通 道 的 ＤＡＣ已在０．３５μｍ ＣＭＯＳ上实现了：该芯片大小为０．５６ｍｍ２ ，总功 耗为１１０ｍＷ，在２．５ＧＳ／Ｓ的ＳＮＤＲ为４８．９３ｄＢ，ＳＦＤＲ为６３．３ｄＢ。法 国 ＨｉＲｅｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｏｌｕｔｉｏｎｓ采 用 ｆＴ＝２００ＧＨｚ的 ＳｉＧｅＣ Ｂｉｐｏｌａｒ工艺设计了３ＧＳ／Ｓ １２位的多通道Ｄ／Ａ，能提供７．５ＧＨｚ的 模拟带宽，覆盖了Ｌ、Ｓ、Ｃ波段，加拿大研究机构最新发布了基 于６５ｎｍ ＣＭＯＳ工艺的５６ＧＳ／ｓ、６位ＤＡＣ。
参考文献： ［１］陈曾平、张月、鲍庆龙，数字阵列雷达及其关键技术进展，国防
科技大学学报，２０１０，３２（６）：１－７． ［２］吴曼青，数字阵列雷达的发展与构想［Ｊ］．雷达科学与技术，２００８，
６（６）：４０１－４０５． ［３］Ａｄｒｉａｎ，Ｏ．Ｆｒｏｍ ＡＥＳＡ ｒａｄａｒ ｔｏ ｄｉｇｉｔａｌ ｒａｄａｒ ｆｏｒ ｓｕｒｆａｃｅ
图３ 四个收发通道的ＭＩＭＯ软件化雷达原型 在国内，中电集团第三十八研究所、第十四研究所、成都 电子科技大学、西安电子科技大学、空军雷达学院和国防科技 大学等研究所和院校都对数字阵雷达技术进行了理论研究，在 系统方案和数字收发试验系统等方面已取得了一定进展。 中电集团第三十八研究所从上世纪９０年代开始，一直致力 于数字阵列雷达的研究，在１９９８年研制成功了４单元发射数字波 束形成试验台，研究结果证明了基于ＤＤＳ的发射ＤＢＦ技术用于相 控阵雷达的可行性。于２０００年９月研制成功８单元一维收发全数 字波束形成试验系统，实现了低副瓣发射波束及发射波束零点 的形成。２００５年，完成了５１２个单元的ＤＡＲ试验系统，该系统采 用模块化设计思想，其标志性成果为高度集成和可靠的ＤＡＭ （Ｄｉｇｉｔａｌ Ａｒｒａｙ Ｍｏｄｕｌｅ）。２００８年完成全阵面收发ＤＢＦ演示 验证系统的研制。 ２ 数字阵列关键技术进展研究 ２．１ 射频数字化接收和波形产生技术 随着数字逻辑集成电路以前所未有的运行速度向前发展， Ａ／Ｄ变换器和Ｄ／Ａ变换器也在尽可能靠近天线，采用射频采样和 波形产生的方式实现全数字化，利用可编程数字电路实现软件 化数字阵列雷达的条件已日趋成熟。 下图给出的数字雷达系统中，射频波形信号由数字信号直 接经Ｄ／Ａ变换器产生，回波射频信号经宽带放大后经Ａ／Ｄ变换器 直接采集成数字信号在数字域进行处理。这种架构具有很多优 点：模拟元件数和复杂性降低；基于软件的能力升级，易于实 现软件无线电；易于实现多功能雷达。
２．３ 直接数字波形产生（ＤＤＳ）发展 ＤＤＳ是全数字雷达系统的核心，在发射链路利用ＤＤＳ技术完 成发射波束形成所必需的幅度和相位加权及波形产生和上变频 所必需的信号。目前低功耗、高速、高分辨率是ＤＤＳ器件的发 展趋势。 ２０１０年，德国和奥地利的一些研究者报告了他们在高速低 功 耗 ＤＤＳ ＭＭＩＣ研 究 上 的 成 果 ： 采 用 ０．３５μ ｍ截 止 频 率 为 ２００ＧＨｚ的锗硅（ＳｉＧｅ）双极型工艺设计了一个工作时钟高达 １６．８ＧＨｚ的ＤＤＳ芯片。该芯片具有８位的相位控制精度和６位的幅 度 控 制 精 度 ， 采 用 了 差 分 对 的 时 钟 输 入 和 ＤＤＳ输 出 ， 采 用 ３ ． ３ Ｖ 供 电 ， 功 耗 仅 ４ ８ ８ ｍ Ｗ ， 大 小 仅 １ １ ２ ８ × １ ０ ２ ８ μ ｍ ２。 在 工 作 时 钟 １６．８ＧＨｚ时 ， ＤＤＳ最 高 输 出 频 率 ８．３３４４ＧＨｚ， 频 率 分 辨 率 ６５．６２５ＭＨｚ，无杂散动态在２０ｄＢｃ－４７ｄＢｃ之间。 美国缅因州大学在ＤＡＲＰＡ的支持下，采用磷化铟异质结双 极晶体管（ＩｎＰ ＤＨＢＴ）技术实现了高速的ＤＤＳ芯片。该芯片相 位控制位宽为８位，幅度控制位宽为５位，最高工作时钟３２ＧＨｚ， 能够以１２５ＭＨｚ步进输出１２５ＭＨｚ到１６ＧＨｚ的正弦波信号。该芯片 集成了１８９１个晶体管，尺寸为２．７×１．４５ｍｍ ２，功耗为９．４５Ｗ。 ２．４ 瓦片式（ｔｉｌｅ）架构在兴国 刘建勇 （中国电科集团 第三十八研究所 安徽 合肥 ２３００８８）