Verilog HDL 空调温度控制器设计
第6章 Verilog HDL设计实例与设计进阶
– 使用HDL设计加法器、译码电路、比较器、 – 多路选择器
– 了解逐位进位和并行进位的不同点 – 进行组合电路的仿真
第6章 Verilog HDL设计实例与设计进阶 设计实例与设计进阶
组合逻辑电路：
任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前状态 无关的逻辑电路。
1. 比较器（利用赋值语句设计组合逻辑） //比较器（利用赋值语句设计组合逻辑） module compare(equal,a,b); parameter size=2; output equal; input[size-1:0] a,b; assign equal=(a==b)?1:0; endmodule
第6章 Verilog HDL设计实例与设计进阶 设计实例与设计进阶
3.指令译码电路（用电平敏感的always块来设计组合逻辑）
//指令译码电路（用电平敏感的always块来设计组合逻辑） //操作码的宏定义 `define plus `define minus `define band `define bor `define unegate output[7:0] out; input[2:0] opcode; input[7:0] a,b; reg[7:0] out; 3'd0 3'd1 3'd2 3'd3 3'd4
第6章 Verilog HDL设计实例与设计进阶 设计实例与设计进阶 //Multiplex between Logic & Arithmetic Unit if(Sel[2]) ALU_NoShift = LogicUnit; else ALU_NoShift = ArithUnit; //Shift operations case(Sel[4:3]) 2'b00: Y= ALU_NoShift; 2'b01: Y= ALU_NoShift<<1; 2'b10: Y= ALU_NoShift>>1; 2'b11: Y= 8'b0; default:Y=8'bx; endcase end endmodule
verilog HDL数字电路设计
Verilog HDL structure
module inhibit (a,b,s); input [3..0] a,b; output [8..0] s; … structure description; … endmodule
The first practice
• 7.config the waveform file • 8.simulate our work • 9.view the conclusion • 10.How to write your code into FPGA
Tip
• By this way, • You can write a CPU in FPGA! • It’s Nothing but digital circuit!
• 2) always语句：此语句总是循环执行, 或者说此语句重复执行。
initial语句
• ` t i m e s c a l e 1ns / 1ns • m o d u l e Test (Pop, Pid) ;
o u t p u t Pop, Pid; r e g Pop, Pid; initial
A door to hardware engineer opened!
•Congradulations!
After your first project
• You can use Quartus Ⅱ to practice what you learn! • If you try every example in our book, you can master digital logic and will
复杂数字逻辑的VerilogHDL设计方法HDLV
模块C
模 块Ａ１
模 块Ａ２
模 块Ａ３
模 块Ｂ１
模 块Ｂ２
模 块Ｃ１
模 块Ｃ２
电路图 设计文件
电路功能 仿真
有问题
没问题
HDL 设计文件
HDL 功能仿真
没问题 HDL 综合
有问题
确定实现电路 的具体库名
与实现逻辑的物 理器件有关的工艺 技术文件
优 化 、布 局 布 线
布线后门级仿真 没问题
电路制造工艺文件 或 FPGA 码 流 文 件
- 软件只能提高系统的灵活性能 - 军用系统的实时、高可靠、低功耗要求 - 系统的功能专一，但对其各种性能要求极高 - 降低系统的设计和制造成本
怎样设计如此复杂的系统？
• 传统的设计方法： - 查用器件手册；
- 选用合适的微处理器和电路芯片； - 设计面包板和线路板； - 调试； - 定型； - 设计复杂的系统（几十万门以上）极其困难。
程就是。
• 常用的编程语言：C、Pascal、Fortran、Basic
或汇编语言。
计算机体系结构和硬线逻辑 的基本概念
• 计算机体统结构：是一门讨论和研究通
用的计算机中央处理器如何提高运算速度 性能的学问。
• 硬线逻辑： 由与门、或门、非门、触发
器、多路器等基本逻辑部件造成的逻辑系 统。
数字信号处理系统的分类
实时数字信号 处理系统实现中存在的技术难点
和解决办法
电路实现的两个方向： • FPGA • 专用集成电路
实时数字信号 处理系统实现中存在的技术难点
和解决办法
用于信号处理的 FPGA 和专用集成 电路（ASIC）设计的方法： Verilog HDL建模、仿真、综合和全
EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计
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15
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8421BC 余三码 D码
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4位格雷码
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000
4'b0011:a_to_g=7'b1111001; //显示3
4'b0100:a_to_g=7'b0110011; //显示4
4'b0101:a_to_g=7'b1011011; //显示5
4'b0110:a_to_g=7'b1011111; //显示6
4'b0111:a_to_g=7'b1110000; //显示7
4: y= {d[2:0],d[3]}; // rol
5: y= {d[3],d[3:1]}; // asr
6: y= {d[1:0],d[3:2]}; // ror2
7: y= d;
// noshift
default: y = d;
图6-2 基本门电路仿真结果
综合结果如图6-3所示。
图6-3 基本门电路综合结果
2、 三态逻辑电路
《Verilog HDL数字系统设计——原理、实例及仿真》课件第6章
7
endtask always @ (code or a or b) begin case(code) 2'b00: my_and (a,b,c);
2'b01: c=a|b; 2'b10: c=a-b; 2'b11: c=a+b; endcase end endmodule
/*调用任务 my_and，注意端口列表的顺序应与 任务定义中的一致，这里的 a、b、c 分别对应 任务定义中的 a、b、out*/
endtask
//执行任务工作相应的语句
第6章 任务、函数及其他
5
6.1.2 任务的调用
任务调用的语法格式如下：
<任务名> (端口1，端口2，…，端口n); 例如：
my_task(v,w,x,y,z); 任务调用变量(v,w,x,y,z)和任务定义时的I/O变量(a, b, c, d, e)的顺序是一一对应的。当任务启动时，由v、w和x传入的变 量赋给了a、b和c，而当任务完成后的输出又通过c、d和e赋 给了x、y和z。
第6章 任务、函数及其他
6
【例6.2】 定义一个完成两个操作数按位与操作的任务， 然后在后面的算术逻辑单元的描述中调用该任务完成与操作。
module alutask(code,a,b,c); input[1:0] code; input[3:0] a,b; output[4:0] c; reg[4:0] c; task my_and;
input[3:0] a,b; output[4:0] out; integer i;
begin fo r(i= 3; i>=0; i= i-1) out[i]=a[i]&b[i];
end
verilog hdl应用程序设计实例精讲
verilog hdl应用程序设计实例精讲网上现在有很多关于verilog hdl应用程序设计的资料，但是并没有一个很系统和全面的教程来帮助初学者快速入门。
本文就verilog hdl应用程序设计实例进行了精讲，从基本概念到应用实例一步一步地回答了初学者的问题，帮助大家理解verilog hdl的设计和应用。
一、verilog hdl的基本概念Verilog HDL是一种硬件描述语言，用于描述数字系统，包括逻辑电路、集成电路等等。
它既可以进行仿真验证，也可以直接生成硬件电路。
简单来说，verilog hdl就是一种用来描述数字系统的语言。
1.1 模块与实例化在verilog hdl中，模块是最基本的设计单元，每个模块包含一个或多个端口和内部逻辑电路。
模块可以包含其他模块，这被称为实例化。
实例化可以理解为创建一个模块的实例，并根据实例进行连接。
1.2 端口和内部信号模块的端口是与其他模块或外部电路连接的接口，可以是输入、输出或双向。
内部信号是模块内部产生和使用的信号，只在模块内部可见。
1.3 组合逻辑与时序逻辑组合逻辑是指只有输入信号改变时才会改变输出信号的逻辑电路，而时序逻辑是指输出信号的改变还受到时钟信号的控制。
在verilog hdl中，可以使用逻辑门、逻辑运算符和条件语句来实现组合逻辑和时序逻辑。
二、verilog hdl应用程序设计实例接下来，我们通过一些实例来展示verilog hdl的应用程序设计。
2.1 4位全加器我们首先来实现一个4位全加器。
全加器是用来实现两个二进制数的加法的电路，它能够实现两个输入和一个进位的相加操作，输出结果和进位。
在verilog hdl 中，可以使用逻辑运算符和条件语句来实现全加器。
2.2 4位加法器我们可以使用四个全加器来实现一个4位加法器。
加法器是用来实现两个二进制数的加法的电路，它能够实现多位的相加操作，输出结果和进位。
2.3 4位计数器计数器是一种能够实现计数功能的电路，它能够根据时钟信号进行计数，并在达到一定数值时输出特定信号。
《Verilog HDL数字系统设计——原理、实例及仿真》课件第7章
1
第7章 门电路设计与实现
7.1 基本门电路 7.2 组合门电路 7.3 三态门电路 7.4 双向总线缓冲器
第7章 门电路设计与实现
2
7.1 基 本 门 电 路
基本门电路包括与门、或门、非门。表7.1是二输入与门、 或门和非门的真值表。
第7章 门电路设计与实现
3
表 7.1 二输入与门、或门和非门真值表
第7章 门电路设计与实现
24
图7.7 8位双向总线缓冲器的逻辑符号
逻辑符号
第7章 门电路设计与实现
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表 7.4 8 位双向总线缓冲器的真值表
EN
DIR
数据传输
0
X
高阻
1
0
A→B
1
1
A←B
第7章 门电路设计与实现
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实现双向数据传输的总线缓冲器可以用图7.8来表示，其 中的dir是数据传送方向的控制信号，bus_a、bus_b分别表示A、 B两端的数据信号。代码7.4是一个8位双向总线数据缓冲器的 Verilog HDL描述。
22
图7.6 三态门电路的功能仿真波形
第7章 门电路设计与实现
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7.4 双向总线缓冲器
在数字电路中，总线缓冲器主要用于将设备与总线互连。 常用的缓冲器有单向和双向两种。例如，一个8位的单向缓冲 器可以实现从A端到B端的单向数据传送，需要8个三态门， 并将这8个三态门的控制段连接在一起由一个共同的使能信号 来进行控制。一个8位的双向缓冲器是指能够实现从A端到B 端或从B端到A端的双向数据传送，因此需要16个三态门，8 个门用于实现 A端到B端的数据传送，另外8个门用于实现从 B端到A端的数据传送。图7.7是8位双向总线缓冲器的逻辑符 号。表7.4是双向总线缓冲器的真值表。
Verilog-HDL电路设计
第五章 Verilog-HDL电路设计1.基础知识1.1 模块结构端口定义 module 模块名(输入输出端口列表);端口说明 input 输入端口；output 输出端口;信号说明 wire[n-1:0] x, y, z;reg[n-1] u, v, w;功能定义1.2数据类型reg型wire型1.3基本语句assign语句，过程赋值语句（=和<=）if …else 和case语句for和while语句always和initial块语句1.4建模方法结构建模（门级建模和模块实例化）行为建模（数据流建模和顺序行为建模）2.基本逻辑电路2.1 引例设计实现一个3人表决电路，若3个人中有2人或者超过2人同意，则表决通过；否则表决不通过。
解：①理解题意。
设a, b, c分别代表3个人，同意用1表示，不同意用0表示。
y代表表决结果，1表示通过，0表示不通过。
根据题意，当a,b,c三个中有2个为1，或者3个为1时，y=1；否则y=0。
②根据题意，列真值表：a b c y00000010010001111000101111011111③根据真值表，列输出方程：④化简方程⑤ 根据化简后的方程画出电路图2.1.1 对应①建模①当a, b ,c三个中有2个为1，或者3个为1时，y=1；否则y=0. module decision_1(a,b,c,y);input a,b,c;output y;reg y;always @(a, b, c)if ((a&b==1)|(b&c==1)|(c&a==1)|(a&b&c==1))y = 1;elsey = 0;endmodule2.1.2 对应②建模②真值表a b c y00000010010001111000101111011111module decision_2(a,b,c,y);input a,b,c;output y;reg y;always @(a, b, c)case ({a, b, c})3'b000:y = 0;3'b001:y = 0;3'b010:y = 0;3'b011:y = 1;3'b100:y = 0;3'b101:y = 1;3'b110:y = 1;3'b111:y = 1;endcaseendmodule2.1.3 对应③建模③根据真值表，列输出方程module decision_3(a,b,c,y);input a,b,c;output y;assign y = (~a&b&c)|(a&~b&c)|(a&b&~c)|(a&b&c);endmodule..4 对应④建模④化简方程module decision_4(a,b,c,y);input a,b,c;output y;assign y = (b&c)|(a&c)|(a&b);endmodule..5 对应⑤建模module decision_5(a,b,c,y);input a,b,c;output y;wire ab, bc, ca;and (ab, a, b),(bc, b, c),(ca ,c, a);or (y, ab, bc, ca);endmodule.1 基本组合逻辑电路数字逻辑电路就本质而言，分为组合逻辑和时序逻辑两大类。
Verilog硬件描述语言Verilog HDL设计方法概述
建 模 能 力 的 比 较
1.4 Verilog HDL目前的应用情况 和适用的设计
在美国，在高层逻辑电路设计领域Verilog HDL和 VHDL的应用比率是60％和40％，在其它地区各为 50％。Verilog HDL是专门为复杂数字逻辑电路和 系统的设计仿真而开发的，本身就非常适合复杂 数字逻辑电路和系统的仿真和综合。由于Verilog HDL在其门级描述的底层，也就是在晶体管开关的 描述方面比VHDL有强得多得功能，所以即使是 VHDL的设计环境，在底层实质上也是由Verilog HDL描述的器件库所支持的。
近年来，FPGA和ASIC的设计在规模和复杂度 方面不断取得进展，而对逻辑电路及系统的设 计的时间要求却越来越短。这些因素促使设计 人员采用高水准的设计工具，如：硬件描述语 言(Verilog HDL或VHDL)来进行设计。
1.5.2. Verilog HDL设计法与传统的电路 设计法与传统的电路 原理图输入法的比较
采用电路原理图输入法进行设计，具有设计 的周期长，需要专门的设计工具，需手工布线等 缺陷。 而采用Verilog HDL设计时具有以下优点： 1、设计者可以在非常抽象的层次上对线路进 行描述而不必选择特定的制造工艺。逻辑综合工 具可以将设计自动转换成任意一种制造工艺版图。 如果出现新的制造工艺，设计者不必对电路进行 重新设计，只要将RTL级描述输入综合工具，即可 生成针对新工艺的门级网表。（工艺无关性）。
硬核(Hard Core) 在某一种专用半导体集成电路 工艺的（ASIC）器件上实现的经验证是正确的 总门数在5000门以上的电路结构掩膜，称之为 “硬核”。 为了逻辑电路设计成果的积累，和更快更好地 设计更大规模的电路，发展软核的设计和推广 软核的重用技术是非常有必要的。新一代的数 字逻辑电路设计师必须掌握这方面的知识和技 术。
verilog hdl数字集成电路设计与原理(一)
verilog hdl数字集成电路设计与原理(一)Verilog HDL数字集成电路设计与原理1. 引言•Verilog HDL是一种硬件描述语言，用于描述数字集成电路的行为和结构。
•本文将从基础开始，详细介绍Verilog HDL的设计与原理。
2. Verilog HDL基础知识•Verilog HDL是一种高级硬件描述语言，它允许我们使用模块化的方式来描述数字集成电路。
•通过Verilog HDL，我们可以描述电路的输入、输出以及内部逻辑。
•Verilog HDL使用模块化的形式，将电路划分为多个模块，每个模块负责完成特定的功能。
3. Verilog HDL模块•在Verilog HDL中，一个模块可以包含多个输入端口和输出端口。
•输入端口用于接收外部信号，输出端口用于输出内部计算结果。
•通过模块之间的互连，可以构建出复杂的电路结构。
4. Verilog HDL信号•在Verilog HDL中，信号是电路中的基本元素，可以是任何数据类型。
•信号可以通过赋值语句进行操作，例如逻辑运算、赋值操作等。
•信号的值可以在时钟的上升沿或下降沿进行更新。
5. Verilog HDL运算符•Verilog HDL提供了各种运算符，用于实现数字集成电路的运算功能。
•运算符包括逻辑运算符、位运算符、算术运算符等。
•运算符的选择和使用需要根据电路的需求进行灵活调整。
6. Verilog HDL过程•在Verilog HDL中，过程用于描述电路的行为和时序逻辑。
•过程包括组合逻辑过程和时序逻辑过程。
•组合逻辑过程是对输入进行组合运算得到输出，时序逻辑过程则需要考虑时钟和状态的变化。
7. Verilog HDL测试与调试•在实际设计中，测试与调试是非常重要的环节。
•可以通过自动生成测试向量、仿真、波形查看等方式进行测试与调试。
•通过不断优化和调试，可以确保电路设计的正确性和可靠性。
8. 总结•Verilog HDL是数字集成电路设计与原理中的重要工具和技术。
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设计题目：家用空调温度控制器一设计题目的要求：家用空调温度控制器的功能为：1、室内温度可由按键设置，温度的设置范围为20度至39度。
2、有加热和制冷两种工作模式。
当空调工作在加热模式时，如果室温低于设定温度，空调加热，反之，不加热；当空调工作于制冷模式时，如果室温高于设定温度，空调制冷，反之空调不制冷。
3、对室内温度用两位数码管进行实时显示。
二设计方案及其工作原理：总的设计框图如下：本电路由控制核心cpu、按键、4位锁存器、数码管7位译码器电路组成。
cpu：负责数据接收；室温和设定温度的比较；工作模式选择；显示数据的输出；加热制冷信号的控制；报警信号的输出等。
按键：负责设定标准温度，设置温度的升高与降低。
锁存器：将cpu输出的显示信号锁存，防止干扰，将信号送给译码器。
译码器：将BCD码译成数码管显示用的高低电平。
工作原理在reset信号作用下，设定温度寄存器赋初值，初值为26度，通过add （温度升）和down（温度减）来步进调整设定温度（步进为一）。
按键（key）模块通过seta和setb输出端口将设定温度传给cpu。
cpu接收到设定温度后将其与由温度传感器传来的室温xy比较，将比较结果标志存在寄存器（flag）中。
读取用户工作模式（mod=1时为加热，mod=0时为制冷）。
在加热模式状态下，根据flag的值给出加热控制寄存器heat赋值；在制冷模式状态下，根据flag的值给制冷状态寄存器cool赋值。
cpu还将设置温度与设置温度范围比较，将比较结果标志存在报警寄存器flag_high（超上界寄存器）和flag_low（超下界寄存器）。
cpu还将室温和设定温度分别存放在室温寄存器和设定温度寄存器中。
最后，cpu将寄存器的值通过各端口输出。
各锁存器将数据锁存后在时钟信号的作用下将锁存信号输出给译码器，译码器再把BCD码转换成数码管显示的高低电平，数码管显示出室温和设置温度。
Led灯接到有效信号后点亮，指示设定温度是否越界（led_settoohigh 表示设置温度过高；led_settoolow表示设置温度过低）。
三各单元电路设计：1、cpu设计cpu框图如下：disp_outx：室温十位输出显示disp_outy：室温个位输出显示disp_outa：设置十位输出显示disp_outb：设置个位输出显示cool：制冷输出信号heat：加热输出信号led_settoohigh：设定温度超越上限报警led_settoolow：设定温度超越下限报警x：室温十位输入y：室温个位输入a：设定温度十位输入b：设定温度个位输入mod：用户加热制冷模式选择clk:时钟脉冲flag：室温和设置温度比较标志位寄存器flag_high：设置温度超越上界标志位寄存器flag_low：设置温度超越下界标志位寄存器2、按键（key）设计按键（key）框图如下：seta 输出温度设定十位setb 输出温度设定个位add 设定温度加一down 设定温度减一clk 时钟信号reset复位信号（用于寄存器赋初值）3、锁存器设计锁存器框图如下：data：锁存数据输入qout：锁存数据输出clk：时钟信号4、译码器设计译码器框图如下：D4：译码器BCD码输入信号a,b,c,d,e,f,g：译码器输出信号（输入给数码管）四模拟仿真验证及结果分析：因整体仿真验证结果不易说明效果，故将各模块仿真结果予以分析。
1、cpu仿真结果cpu仿真结果如图：分析：前两个周期，用户模式为加热模式（mod=1）室温<设定温度，加热（heat=1）；5~6周期用户模式为制冷（mod=0），室温>设定温度，制冷（cool=1）；第7~9周期设置温度<20度，超越下界报警（led_settoolow=1）；第10~12周期，设置温度>39度，超越上界报警（led_settoohigh=1）。
2、键盘仿真结果键盘仿真结果如图：分析：前2周期，reset=1，设置温度被设为26度，第5~10周期，add=1，设置温度每周期递增一；第12~20周期down=1，设置温度每周期递减一，21~27周期，没有增加和减少信号，温度稳定在24度。
3、锁存器仿真结果锁存器仿真结果如图：分析：如图，在每个时钟的上升沿将data中数据从qout输出。
4、译码器仿真结果译码器仿真结果如图：分析：D4输入8时，abcdefg为：1111111，D4输入为7时，abcdefg为：1110000，符合数码管显示规则。
下图为整个顶层结果仿真图（部分），仅供参考：五总结体会：在这次课程设计的过程中，遇到了很多的问题；但也学习到了很多平时上课不曾接触到的东西、不懂的知识。
了解到了具体的大工程是如何生成的、进一步掌握并熟悉了verilog HDL语言，同时也学会了同学之间相互的团结和协作。
通过本次课程设计，我懂得一个工程，必须先要有一个总体的方案，心中要明确设计的目的，如何才能达到这个目的；然后划分模块，将复杂抽象的问题具体简单化；接着逐个设计每个模块，调试，分析，再调试，直到完成各个模块的要求为止；最终，将各个模块整合起来，完成整体模块，完成工程设计。
可谓受益匪浅……。
附录：程序源代码/*温度控制cpu*///disp_outx 室温十位输出显示//disp_outy 室温个位输出显示//disp_outa 设置十位输出显示//disp_outb 设置个位输出显示//cool 制冷输出信号//heat 加热输出信号//led_settoohigh 设定温度超越上限报警//led_settoolow 设定温度超越下限报警//x 室温十位输入//y 室温个位输入//a 设定温度十位输入//b 设定温度个位输入//mod 用户加热制冷模式选择//clk 时钟脉冲//flag 室温和设置温度比较标志位寄存器//flag_high 设置温度超越上界标志位寄存器//flag_low 设置温度超越下界标志位寄存器module cpu(disp_outx, disp_outy, disp_outa, disp_outb, cool, heat, led_settoohigh, led_settoolow,x,y,a,b,mod,clk);output[3:0] disp_outx, disp_outy, disp_outa, disp_outb;output cool, heat, led_settoohigh, led_settoolow;input[3:0] x,y,a,b;input mod,clk;reg[3:0] disp_outx, disp_outy, disp_outa, disp_outb;reg[1:0] flag;reg flag_high,flag_low, cool, heat, led_settoohigh, led_settoolow;always@(posedge clk)beginbegin /*设定温度上下界标志位判断*/if(a>=4)beginflag_high =1;flag_low=0; //flag_high=1 设定温度超出上界endelse if(a<2)beginflag_low=1; //flag_low=1 设定温度超出下界flag_high =0;endelsebeginflag_low =0;flag_high=0; // flag_low =0 flag_high=0 设定温度在正常范围内endendbegin /*室温与设置温度比较标志位判断*/if(x>a)flag=2'b01; //flag=01 室温高于设定温度else if(x<a) //flag=10 室温低于设定温度flag=2'b10;elsebeginif(y>b)flag=2'b01;else if(y<b)flag=2'b10;elseflag=2'b11; //flag=11 室温等于设定温度endendbegin /*制冷、加热输出寄存器赋值*/if(mod)begin //mod=1 加热模式下if((flag==2'b01) || (flag==2'b11))beginheat=0; //停止加热cool=0;endelse if(flag==2'b10)begin //加热heat=1;cool=0;endendelse //mod=0 制冷模式下beginif((flag==2'b10) || (flag==2'b11))begincool=0; //停止制冷heat=0;endelse if(flag==2'b01)begincool=1; //制冷heat=0;endendendbegin /*显示、报警输出寄存器赋值*/if(!flag_high&&!flag_low) //室温和设定温度显示寄存器赋值begindisp_outx=x;disp_outy=y;disp_outa=a;disp_outb=b;led_settoohigh =0;//led_settoohigh =0 led_settoolow=0 设定温度在正常范围led_settoolow=0;endelse if(flag_high&&!flag_low) //设定温度超越上界报警寄存器赋值beginled_settoohigh =1; // led_settoohigh =1 设定温度超越上界led_settoolow=0;endelse if(!flag_high&&flag_low) //设定温度超越下界报警寄存器赋值beginled_settoohigh =0;led_settoolow=1; //led_settoolow=1 设定温度超越下界endendendendmodule/*按键输入设定温度*///seta 输出温度设定十位//setb 输出温度设定个位//add 设定温度加一//down 设定温度减一//clk 时钟信号//reset复位信号（用于寄存器赋初值）module key(seta,setb,add,down,clk,reset); output[3:0] seta,setb;input add,down,clk,reset;reg[3:0] seta,setb;always@(posedge clk or posedge reset) beginif(reset) /*寄存器赋初值*/ beginseta=2;setb=6;endif(add) /*寄存器加一*/beginif(setb==9)beginsetb=0;seta=seta+1;endelsesetb=setb+1;endelse if(down) /*寄存器减一*/ beginif(setb==0)beginsetb=9;seta=seta-1;endelsesetb=setb-1;endendendmodule/*4位锁存器*///qout 输出信号//data 输入信号//clk 时钟信号module suocunqi(qout,data,clk);output[3:0]qout;input[3:0]data;input clk;reg[3:0] qout;always@(clk or data)beginif(clk)qout=data; //在时钟信号作用下输出信号endendmodule/*7位数码管译码器*///a,b,c,d,e,f,g, 数据输出//D4 输出数据module yimaqi(a,b,c,d,e,f,g,D4);output a,b,c,d,e,f,g;input[3:0]D4;reg a,b,c,d,e,f,g;always@(D4)begincase(D4)4'd0:{a,b,c,d,e,f,g}=7'b1111110;4'd1:{a,b,c,d,e,f,g}=7'b0110000;4'd2:{a,b,c,d,e,f,g}=7'b1101101;4'd3:{a,b,c,d,e,f,g}=7'b1111001;4'd4:{a,b,c,d,e,f,g}=7'b0110011;4'd5:{a,b,c,d,e,f,g}=7'b1011011;4'd6:{a,b,c,d,e,f,g}=7'b1011111;4'd7:{a,b,c,d,e,f,g}=7'b1110000;4'd8:{a,b,c,d,e,f,g}=7'b1111111;4'd9:{a,b,c,d,e,f,g}=7'b1111011;default:{a,b,c,d,e,f,g}=7'bx; //输出任意态endcaseendendmodule。