处理器入门_学习笔记

add R0 , R3, R2 ; //把R3和R2相加，结果存到R0中
以上每条语句就是一条指令，load、add、store为操作码，操作码后跟的是操 作数。cpu是不认识这些操作码和操作数，所以需要变成0、1这种二进制码。
对于以上几条汇编指令可以进行以下编码 汇编操作码 load add store 其它 对应机器码 00 01 10 11 寄存器 R0 R1 R2 R3 对应机器码 00 01 10 11
对add指令进行如下定义
bit7
操作码
bit6
bit5
bit4
bit3
bit2
bit1
bit0
第1个操作数
第2个操作数
第3个操作数
经过编译器编码以后 汇编指令 add R0 , R3, R2 ; 机器码 01001110
指令集的分类
CISC---复杂指令集（complex instruction set computer） RISC---精简指令集（reduced instruction set computer ） CISC指令集的代表就是intel的x86指令集，ADM的PC处理器也属 于x86指令集（IBM要求有2家以上的供应商，要求intel开放给AMD） RISC指令集的处理器比较多ARM、DSP，目前公司使用的esi系列 CPU也属于RISC指令集。 CISC和RISC的区别简单点说就是，RISC指令集只集合了程序比较常 用的指令，而这些比较常用的指令可能只占整个指令集的20%。所 以对于RISC指令集的cpu设计时就不用花费资源去实现那些不经常 使用的功能。Intel的x86指令集有1000多页，而普通的RISC指令集 一般只有二、三百页。
esi1600支持16位和32位混合指令集
大小端
正常我们理解一个32bit（0x12345678）数据在存储器里面的存储顺序应 该是
存储器地址 数据
00 78
01 56
02 34
03 12
这种常用的存储顺序被称为小端（Little-endian），而与之对应的就是大 端（Big-endian） 大端存储
操作数与操作码
操作数通常存在Memory中，由于访问memory速度较慢，所以CPU一般会定义 一些通用寄存器用于存放中间计算结果。
C=A+B运算转换为汇编行为如下（以为只是示例，实际不同CPU可能有所不同） load R3 , #0 ; load R2 , #1 ; store R0 , #2 ; //从内存地址0取出A放在R3中 //从内存地址1取出B放在R2中 //把R0的值写到内存地址2中
3.顺序提交
XOR 指令执行完后，来了一个中断，中断处理一般都是将处理器的ISA 寄存器压栈， 执行中断服务程序，然后再退回来执行中断后面的指令。精确中断(Precise Interrupt)要 求中断前的指令都执行，中断后的指令都没有执行，而在乱序执行内核中，MOV、 INC 指令有可能提前到XOR 前面执行。 解决方法就是：在指令乱序执行之后，再加一个步骤：指令顺序提交(In-order commit)。乱序执行后，指令的结果虽然出来了，但是这个结果并没有立即提交到ISA 寄存器中，而是先缓存起来，只有当前指令前面的指令提交后，这条指令才能提交。
总结
体系结构与采用的独立与否的总线无关，与指令空间和数据 空间的分开独立与否有关。 冯诺依曼结构实现简单，总线资源少，但处理速度有瓶颈。 哈弗结构处理速度快，但相对实现难度大一点，成本较高。
二.指令集
简单来说，指令集就是汇编指令， 每一款或者某一系列CPU厂家都 会有相应的指令集支持。
IF ID EX
Instruction fetch 取指 Instruction decode 译 码 Execute 执行
最经典的5级流水线
IF ARM9处理器使用这种流水线 ID EX MEM
Instruction fetch 取指 Instruction decode 译码 Execute 执行 Memory Access 内存数据读/写
2.哈弗结构
DSP和ARM多采 用 哈弗结构
哈佛结构是一种将程序指令存储和数据存储分开的存储器结构，指令和 数据采用两条总线分别访问指令存储器和数据存储器。 哈佛结构的微处理器通常具有较高的执行效率。其程序指令和数据指令 分开组织和存储的，执行时可以预先读取下一条指令。
3.改进型哈弗结构
ALU
80251 mcu支持哈弗结构 esi1600 mcu支持哈弗结 构和改进型哈弗结构
一.处理器结构
1.冯诺依曼结构
2.哈弗结构
3.改进型哈弗结构
1.冯诺依曼结构
Intel的x86处理器都 属于冯诺依曼结构
•必须有一个存储器； •必须有一个控制器； •必须有一个运算器，用于完成算术运算和逻 辑运算； •必须有输入和输出设备，用于进行人机通信。
冯诺依曼结构的特点是指令和数 据共用一个数据存储空间 这样难免会有冲突，影响数据处 理速度。
I/O
Control Unit
Inst Memory
Data Memory
哈佛结构是一种将程序指令存储和数据存储分开的存储器结构，但只指令和 数据采用一条总线进行分时复用。改进之处在于数据总线和程序总线之间进 行局部的交叉连接，这一改进允许数据存放在程序存储器中，并被算术运算 指令直接使用，增强了芯片的灵活性。
三.流水线设计
提高处理器性能的一个重要手段就是增加流水线级数。这个在我 们正常的逻辑设计中也经常用到。
当一个组合逻辑太大，处理时间太长，所能运行的频率就上不去， 这个时候就需要将这个大的组合逻辑拆分成几块完成。即把原来 一个时钟干的事情分成了几个时钟干完。
最简单的3级流水线
低功耗嵌入式领域的经典产品ARM7就是采 用这种3级流水线结构。
2.指令调度 指令能否开始执行，依赖于2个条件： 1. 是否有空闲的功能单元去执行这条指令 2. 该指令的源操作数是否已经准备好
处理器会记录指令源操作数的准备状态，当指令 1 完成后，处理器会通知所有依赖F5的指 令，F5 已经准备好了，指令2 需要的2 个源操作数F5 和F2 都已准备好，它就可以被发送指 令的执行队列中去执行。同样，指令3 也可以准备执行，如果处理器中有多个加法单元，指 令2 和指令3 就可以同时执行。指令2 完成后，F6 也准备好了，指令4 就可以去执行，指令4 执行完后，F8 就准备好了，F5 早就准备好了，指令5 就可以去执行。在这个调度的例子中， 5 条指令4 个cycle 就可以完成，而使用顺序内核，则需要5 个cycle。
乱序执行比顺序执行需要耗费更 多的处理器资源，通常只有高端 处理器才会使用
五.处理器并行执行
SISD(single instruction single data)，一次处理一条指令，一条指令处理一份数据， 早期的处理器都是这种形式。 SIMD(single instruction multiple data)，一次处理一条指令，一条指令能处理多份 数据，这种方式称为数据并行，现在性能稍微强一点的处理器都具备这种功能。 MISD(multiple instruction single data)，一次处理多条指令，多条指令处理一份数 据，这种结构没有实际意义。 MIMD(multiple instruction multiple data)，一次处理多条指令，多条指令能处理多 条数据，这种方式称为指令并行，高性能处理器都具备这个功能。
变长指令集 定长指令集
一般一条指令的长度为8bit/16bit/32bit等等
CISC属于变长指令集 传统的RISC指令集为了译码方便都采用定长，但这样会导致程序存储空间变 大，进而降低了cache的命中率，影响程序执行效率。所以后期很多处理器 都支持简单变长指令集，这样在实现难度没有增加多少的情况下大大提高了 程序效率。
后RISC
RISC指令集的处理器在性能上要优于CISC，但由于兼容性问题intel又不能直 接做RISC指令集的处理器，所以intel采用了一种新架构，对外仍然使用CISC 指令集，而内部实际是RISC的内核，在中间加入了将CISC指令解码RISC指 令的模块。 Intel比较经典的奔腾处理器就属于这种结构。
CPU最终能识别到的是0/1这 种二进制码，通常编译器会 将C语言等高级语言变为二进 制文件，同时也会生成汇编 语言，汇编语言可直观反应 出代码的逻辑关系。
对于一个简单运算C=A+B是怎样让计算机识别到的？ A、B、C称为操作数，+称为操作码，CPU里面有运算单元ALU，所以就需要想 办法让CPU识别这一逻辑运算，并送到ALU中执行。
增加NOP 来排空流水线，在跳转语 句后增加5 个NOP 操作来保证流水线正确
分支预测算法
前面说到流水线设计中碰到跳转指令就会导致流水线中的很多操 作无用，那如果可以提前知道下一条指令是啥就可以提前控制取 什么指令了。
分支预测最简单的算法就是通过上一次是否跳转来判断当前这一 次是否跳转。 目前大多数处理器的分支预测准确率可达90%以上。
虽然乱序执行可以提高处理器性能，但有时候程序中有些指令是 具有相关性的，所以不能随意乱序。关于某些指令的相关性，可 以通过一些方法去除，这里不描述了。
1.插入buffer---去耦合
乱序执行的结构
在顺序执行内核中，指令依次流经各个流水线单元，不需要进行缓存，而为了要 能乱序执行，首先需要一个Buffer 来缓存还没有执行的指令，然后在这个Buffer 中去调度指令的执行顺序。
四.乱序执行----提高处理器性能
指令在执行时常常因为一些限制而等待，例如，MEM 单元访问 的数据不在cache 中，需要从外部存储器中取，这个过程通常 需要几十、几百个cycle，如果是顺序执行的内核，后面的指令 都要等待，而如果处理器足够智能，就可以先执行后面不依赖该 数据的指令，这就是处理器的乱序执行。