数字逻辑电路设计王毓银讲义
考研大纲 数字电路与逻辑设计
安徽大学2010年硕士研究生入学考试复习大纲
科目名称数字电路与逻辑设计科目代码817
一、考试范围及要点
1．数字电路基本概念
2．数制与编码
3．逻辑函数及其化简
4．集成逻辑门
5．组合逻辑电路
6．集成触发器
7．时序逻辑电路
8．半导体存储器
9．脉冲单元电路
二、考试形式及试卷结构
1）答卷方式：闭卷；笔试。
2）答题时间： 3小时
3）题型及分值所占比例：填空题；分析题；设计题等。
4）其他说明：题型可能略有调整
参考书目：
[1] 王毓银，《数字电路逻辑设计》（第二版），高等教育出版社，2005
[2] 阎石，数字电子技术基础（第四版），高等教育出版社，1997
[3] 康华光主编，电子技术基础数字部分（第四版），高等教育出版社，2000。
数字电子技术基础 第一章 逻辑代数与EDA技术的基础知识
20 21 22 23 24 25 26 27 28 29 210 1 2 4 8 16 32 64 128 256 512 1024
(2) 十-二转换： 降幂比较法 ( 157 )10 ( 10011101)2
157 ) 128 27
任意(N)进制数展开式的普遍形式： D ki N i
ki — 第 i 位的系数 N i — 第 i 位的权
4. 几种常用进制数之间的转换 (1) 二-十转换： 将二进制数按位权展开后相加
( 101. 11 )2 1 22 0 21 1 20 1 21 1 22 4 1 0. 5 0. 25 (5. 75)10
1、数字电路与模拟电路相比主要有下列优点： （1）数字电路是以二值数字逻辑为基础的，只有0和 1两个基本数字，易于用电路来实现。 （2）由数字电路组成的数字系统工作可靠，精度较 高，抗干扰能力强。
（3）数字电路不仅能完成数值运算，而且能进行逻辑 判断和运算，这在控制系统中是不可缺少的。
（4）数字信息便于长期保存，比如可将数字信息存入 磁盘、光盘等长期保存。
十-二转换：方法二
※整数部分的转换：除基取余法
用目标数制的基数（R=2）去除十进制数，第一次相
除所得余数为目的数的最低位K0，将所得商再除以基数，
反复执行上述过程，直到商为“0”，所得余数为目的数
的最低位。
( 157 )10 =(？)2
※小数部分的转换：乘基取整法
用小数乘以目标数制的基数（R=2），第一次相乘结
编码： 用二进制数表示文字、符号等信息的过程。 二进制代码： 编码后的二进制数。
二-十进制代码：用二进制代码表示十个数字符号 0 ~ 9，又称为 BCD 码（Binary Coded Decimal ）。 8421码 2421码 5211码
数字逻辑电路设计-(王毓银)讲义.PPT第一章
an1 2n1 an2 2n2 a1 21 a0 20
a1 21 a2 22 am 2m
n1
ai
1.1.2 数制及其转换
小数部分的转换步骤如下： 将小数部分逐次乘以R，取乘 积的整数部分作为R进制的各有关数位，乘积的小数部分 继续乘以R，直至最后乘积为0或达到一定的精度为止。
例4：求（0.3125）10 =（
）2
解： 0.3125 × 2 = 0.625 ……整数为0 b-1
0.625 × 2 = 1.25 ……整数为1 b-2
3基数r为2k各进制之间的互相转换由于3位二进制数构成1位八进制数4位二进制数构成1位十六进制数以二进制数为桥梁即可方便地完成基数r为2k各进制之间的互相转换
西安邮电学院“校级优秀课程”
数字电路与逻辑设计
第一章 绪 论
第一章 绪 论
目的与要求：
1、正确理解一些有关数字电路的基本概念； 2、常用数制数的表示以及它们之间的转换； 3、掌握数字系统中常用的几种BCD码。
1.1.2 数制及其转换
例6：将十进制小数（0.39）10 转换成八进制数， 要求精度达到0.1% 。
解：要求精度达到0.1% ，因为1/83 < 1/1000 < 1/84， 所以需要精确到八进制小数4位。 0.39 × 8 = 3.12 ……整数为3 b-1=3 0.12 × 8 = 0.96 ……整数为0 b-2=0 0.96 × 8 = 7.68 ……整数为7 b-3=7 0.68 × 8 = 5.44 ……整数为5 b-4=5 所以（0.39）10 =（0.3075）8
《数字逻辑与数字系统》教学大纲
《数字逻辑与数字系统》教学大纲一、使用说明（一）课程性质《数字逻辑与数字系统》是计算机科学与技术专业的一门专业基础课。
（二）教学目的通过本课程的学习，可以使学生熟悉数制与编码,逻辑函数及其化简,集成逻辑部件,中大规模集成组合逻辑构件。
掌握组合逻辑电路分析和设计，同步时序逻辑电路分析和设计，异步时序逻辑电路分析和设计；中规模集成时序逻辑电路分析和设计。
了解可编程逻辑器件，数字系统设计，数字系统的基本算法与逻辑电路实现，VHDL语言描述数字系统。
为专业课的学习打下坚实的基础。
（三）教学时数本课程理论部分总授课时数为68课时。
（四）教学方法理论联系实际，课堂讲授。
（五）面向专业计算机科学与技术专业。
二、教学内容第一章数制与编码（一）教学目的与要求通过本章学习使学生掌握数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。
（二）教学内容模拟信号，数字信号，数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。
重点与难点：数制，二进制码，逻辑运算，逻辑代数的基本定律和规则，逻辑函数的化简。
第一节进位计数制1、十进制数的表示2、二进制数的表示3、其它进制数的表示第二节数制转换1、二进制数与十进制数的转换2、二进制数与八进制数、十六进制数的转换第三节带符号数的代码表示1、真值与机器数2、原码3、反码4、补码5、机器数的加、减运算6、十进制数的补数第四节码制和字符的代码表示1、码制2、可靠性编码3、字符代码（三）教学方法与形式课堂讲授。
（四）教学时数2课时。
第二章逻辑代数与逻辑函数（一）教学目的与要求通过本章学习使学生掌握逻辑代数的基本运算,逻辑代数的基本公式、定理及规则。
逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。
（二）教学内容逻辑代数的基本运算、基本公式、定理及规则。
逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。
重点与难点：逻辑代数的公式、定理及规则。
数字电路逻辑设计(第二版) 王毓银╲t 电子科技大学
数字电路逻辑设计(第二版) 王毓银电子科技大学第1章绪论1.1 数字信号1.2 数制及其转换1.3 二一十进制代码（BCD代码）1.4 算术运算与逻辑运算1.5 数字电路1.6 VHDL1.7 本课程的任务与性质习题第2章逻辑函数及其简化2.1 逻辑代数2.1.1 基本逻辑2.1.2 基本逻辑运算2.1.3 真值表与逻辑函数2.1.4 逻辑函数相等2.1.5 三个规则2.1.6 常用公式2.1.7 逻辑函数的标准形式2.2 逻辑函数的简化2.2.1 公式法（代数法）2.2.2 图解法（卡诺图法）2.2.3 逻辑函数的系统简化法习题第3章集成逻辑门3.1 晶体管的开关特性3.1.1 晶体二极管开关特性3.1.2 晶体三极管开关特性3.2 TTL集成逻辑门3.2.1 晶体管一晶体管逻辑门电路（TTL）3.2.2 TTL与非门的主要外部特性3.2.3 TTL或非门、异或门、OC门、三态输出门等3.2.4 其他系列TTL门电路3.3 发射极耦合逻辑（ECL）门与集成注入逻辑（I2L）电路3.3.1 发射极耦合逻辑（ECL）门3.3.2 I2L逻辑门3.4 MOS逻辑门3.4.1 MOS晶体管3.4.2 MOS反相器和门电路3.5 CMOS电路3.5.1 CMOS反相器工作原理3.5.2 CMOS反相器的主要特性3.5.3 CMOS传输门3.5.4 CMOS逻辑门电路3.5.5 BiCMOS门电路3.5.6 CMOS电路的正确使用方法3.6 VHDL描述逻辑门电路3.6.1 VHDL描述电路的基本方法3.6.2 VHDL描述逻辑门电路习题第4章组合逻辑电路4.1 组合逻辑电路分析4.1.1 全加器4.1.2 编码器4.1.3 译码器4.1.4 数值比较器4.1.5 数据选择器4.1.6 奇偶产生/校验电路4.2 组合逻辑电路设计4.2.1 采用小规模集成器件的组合逻辑电路设计4.2.2 采用中规模集成器件实现组合逻辑函数4.3 组合逻辑电路的冒险现象4.3.1 静态逻辑冒险4.3.2 如何判断是否存在逻辑冒险4.3.3 如何避免逻辑冒险4.4 VHDL描述组合逻辑电路4.4.1 VHDL表达式、运算符和数据类型4.4.2 在结构体行为描述中常用语句4.4.3 结构描述语句4.4.4 VHDL语句描述组合逻辑电路习题第5章集成触发器5.1 基本触发器5.1.1 基本触发器电路组成和工作原理5.1.2 基本触发器功能的描述5.2 钟控触发器5.2.1 钟控R—S触发器5.2.2 钟控D触发器5.2.3 钟控J-K触发器5.2.4 钟控T触发器5.2.5 电位触发方式的工作特性5.3 主从触发器5.3.1 主从触发器基本原理5.3.2 主从J-K触发器主触发器的一次翻转现象5.3.3 主从J-K触发器集成单元5.3.4 集成主从J-K触发器的脉冲工作特性5.4 边沿触发器5.4.1 维持一阻塞触发器5.4.2 下降沿触发的边沿触发器5.4.3 CMOS传输门构成的边沿触发器5.5 VHDL描述触发器5.5.1 时钟信号和复位、置位信号的VHDL描述5.5.2 触发器的VHDL描述习题第6章时序逻辑电路6.1 时序逻辑电路概述6.2 时序逻辑电路分析6.2.1 时序逻辑电路的分析步骤6.2.2 寄存器、移位寄存器6.2.3 同步计数器6.2.4 异步计数器6.3 时序逻辑电路设计6.3.1 同步时序逻辑电路设计的一般步骤6.3.2 采用小规模集成器件设计同步计数器6.3.3 采用小规模集成器件设计异步计数器6.3.4 采用中规模集成器件实现任意模值计数（分频）器6.4 序列信号发生器6.4.1 设计给定序列信号的产生电路6.4.2 根据序列循环长度M的要求设计发生器电路6.5 时序逻辑电路的VHDL描述6.5.1 移位寄存器的VHDL描述6.5.2 计数器的VHDL描述习题第7章半导体存储器7.1 概述7.1.1 半导体存储器的特点与应用7.1.2 半导体存储器的分类7.1.3 半导体存储器的主要技术指标7.2 顺序存取存储器（SAM）7.2.1 动态CMOS反相器7.2.2 动态CMOS移存单元7.2.3 动态移存器和顺序存取存储器（SAM）7.3 随机存取存储器（RAM）7.3.1 RAM的结构7.3.2 RAM存储单元7.3.3 RAM集成片HM6264简介7.3.4 RAM存储容量的扩展7.4 只读存储器（ROM）7.4.1 固定ROM7.4.2 可编程ROM7.4.3 利用ROM实现组合逻辑函数7.4.4 EPROM集成片简介习题第8章可编程逻辑器件8.1 可编程逻辑器件基本结构8.1.1 “与一或”阵列结构8.1.2 查找表结构8.1.3 可编程逻辑器件编程技术8.2 简单可编程逻辑器件（SPLD）8.2.1 PAL器件的基本结构8.2.2 GAL器件的基本结构8.2.3 典型GAL器件8.3 复杂可编程逻辑器件（CPLD）8.3.1 概述8.3.2 可编程互连阵列结构CPLD8.3.3 全局互连结构CPLD8.4 现场可编程门阵列（FPGA）器件8.4.1 概述8.4.2 连续互连型FPGA器件8.4.3 分段互连型FPGA器件8.4.4 FPGA器件特点8.5 可编程逻辑器件的开发8.5.1 PLD设计流程8.5.2 PLD编程与配置习题第9章脉冲单元电路9.1 脉冲信号与电路9.1.1 脉冲信号9.1.2 脉冲电路9.2 集成门构成的脉冲单元电路9.2.1 施密特触发器9.2.2 单稳态触发器9.2.3 多谐振荡器9.3 555定时器及其应用9.3.1 555定时器的电路结构9.3.2 用555定时器构成施密特触发器9.3.3 用555定时器构成单稳态触发器9.3.4 用555定时器构成多谐振荡器习题第10章模数转换器和数模转换器10.1 概述10.1.1 数字控制系统1O.1.2 数据传输系统10.1.3 自动测试和测量设备10.1.4 多媒体计算机系统10.2 数模转换器（DAC）10.2.1 数模转换原理和一般组成10.2.2 权电阻网络DAC10.2.3 R-2R倒T形电阻网络DAC10.2.4 单值电流型网络DAC10.2.5 集成DAC及其应用举例10.2.6 DAC的转换精度与转换速度10.3 模数转换器（ADC）10.3.1 模数转换基本原理10.3.2 并联比较型ADC10.3.3 逐次逼近型ADC10.3.4 双积分型ADC10.4 集成ADC及其应用举例10.4.1 双积分型集成ADC10.4.2 逐次逼近型集成ADC10.4.3 ADC的转换精度和转换速度习题第11章数字系统设计基础11.1 数字系统设计的基本方法11.1.1 数字系统的组成11.1.2 数字系统设计方法11.2 系统控制器的描述11.2.1 ASM图描述方法11.2.2控制器设计——硬件实现11.2.3控制器设计——软件设计（VHDL描述）11.3 数字系统设计举例11.3.1 方案构思11.3.2 顶层的VHDL实现11.3.3 次级模块电路分析与设计11.3.4 控制器电路的设计习题附录一半导体集成电路型号命名方法附录二集成电路主要性能参数附录三二进制逻辑单元图形符号说明主要参考文献汉英名词术语对照。
第一章 数字逻辑实用教程
A[(C B)(C C )] C[( A D)( D D)]
AC AB AC CD A(C C ) AB CD A( 1 B) CD A CD
例：化简F AB AC BC BC BD B D
例1. 一个逻辑函数通过最小项表达式转换成相对应 的卡诺图。如下例：
A
0 Ｃ 0 1 0 Ｂ 1 1 1 0
1.3 逻辑代数的主要定理及常
用公式
1.3.1逻辑代数的主要定理
定理1：德· 摩根(De Morgan)定理
（1） （2） (X1+X2+·+Xn)=X1· 2·· · n · · X · X · (X1· 2·· · n)=X1+X2+ · +Xn X · X · · ·
A A A B 0 1 B 0 A B AB
1 m1 m3
B 1 A B AB
二变量卡诺图
1.2.3逻辑函数的标准形式
1.最小项及最小项表达式
设有一个二变量的逻辑函数
可以转换为
特点：
① 它包含有该逻辑函数的全部自变量（A， B），且每个自变量在一个与项中以原变 量或反变量仅出现一次； ② 这三个与项称为该逻辑函数的最小项，若 逻辑函数的与项全由最小项组成，称该函 数为最小项之和式，常称为标准与或式；
③ 对于二个自变量的逻辑函数来说，最多有
四个最小项，
对于 n 个自变量的逻辑函数来说，最多有 n 2 个最小项；
④ 用符号 mI 表示最小项，确定下标i的值：将 各最小项变量按一定次序排好后，用 1 代替 其中的原变量，用 0 代替其中的反变量，这 样每个最小项对应的二进制数的等效十进制 数为相应的最小项 mI 下标 i 的值。例如三变 量最小项有：
数字电路课程设计—四路抢答器
数字逻辑课程设计报告——数字抢答器学院名称：通信与信息工程工程学院学生姓名：专业名称：信息工程班级：信息工程实习时间：2012年6月18 日——2012年6月29 日课程设计报告一．课程设计题目：四路数字抢答器二．任务和要求：设计一个数字式抢答器，具体要求如下：1．要求至少控制四人抢答，允许抢答时间为10秒，输入抢答信号实在“抢答开始”命令后的规定时间内，显示抢先抢答者的序号，绿灯亮。
2．在“抢答开始”命令前抢答者，显示违规抢答者的序号；红灯亮。
3．选做：在“抢答开始”命令发出后，超过规定的时间无人抢答，显示无用字符（可自行确定）。
4．选做：不仅能显示抢答者的序号并且能显示抢答次序。
三．总体方案的选择方案一：其工作原理为：接通电源后，主持人将开关拨接地，抢答器处于禁止状态，组号显示器显示“0”，定时器显示时间(0秒)；若有队员在此时抢答，则表示犯规，违规报警电路的红灯亮，并显示其组号；由于锁存电路的原因，只记录下第一组的组号。
在主持人读完题目后，将开关接上电源，宣布"开始"抢答，定时器开始计时，选手在10秒内抢答时，抢答器完成：优先判断、编号锁存、编号显示、绿灯提示。
当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示经过的时间。
如果再次抢答必须由主持人再次操作“清零”和“开始”状态开关。
方案二：方案二与方案一的原理大致相同，区别在于方案二是“先锁后编”，后者是“先编后锁”：方案一的实现要用148优先编码器，实IN管脚的控制却比较复杂，还要设法控制75的使能端；方际中其7案二则直接将抢答信号作为75锁存器的输入信号，再使用或非门来实现编码，且其只受锁存电路的控制，所以只需控制好75 的使能端即可。
故采用方案二。
四．单元电路的设计1.脉冲电路：由555电路提供CP脉冲信号2.抢答锁存电路：在这一部分，最主要的是锁存电路，锁存电路主要由7475来实现，当74LS75的4，13号管角的信号为“0”时，它将保持原来的状态：74LS75真值表：D C Q1 1 174LS75的管脚图为：7475功能表E2-3D2D3D0Vcc当有一组队员按下开关后（高电平有效），Q1,Q2,Q3,Q4中有一个信号为1，则它们四个通过与非门后的信号为1，在通过非门后，它变为0，接入G12,G34,7475实现锁存功能，保持状态不变。
数字电路与逻辑设计王毓银含
数字电路与逻辑设计王毓银答案 【篇一：南邮数电-b0400032s 数字电路与逻辑设计 b教课纲领】>digital circuits and logic design b课程编号：开课学院：课程类型：b0400032s电子科学与工程学院学科基础课学分：课内学时：课程性质：3 48 必修一、课程的性质和目的本课程是高校理科、工科电子信息科学类、电气信息类、仪器仪表类专业本科生在电子技术方面的学科基础课。
经过本课程的学习，使学生掌握数字逻辑的基本理论；认识常用功能固定组合器件、时序器件及可编程逻辑器件（pld ）的构造、工作原理，掌握它们的逻辑功能和应用方法；掌握数字电路模块的基本剖析、设计方法；了解a/d 、d/a 变换的原理与过程；掌握半导体储存器的应用方法。
本课程以采纳数字集成电路设计数字硬件电路模块为特点，拥有很强的逻辑推理和工程实践性，能培育学生的抽象思想能力、谨慎的科学态度、数字硬件电路的剖析和设计能力及从事科研工作的实践着手能力。
学习本课程是为了给《单片机原理与应用》、《嵌入式系统》、《计算机接口技术》、《通讯原理》、《自动控制》等后续课程打下基础。
二、课程教课内容及基本要求1. 知识单元一:数制与码制（3 学时）（1）知识点一：数制、码制的基本观点（2）知识点二：常用数制及其变换（3）知识点三：常 用二进制码及bcd 码教课基本要求：认识数制、码制的基本观点，掌握常用数制（二、八、十、十六进制）及变换方法，认识常用二进制码（自然二进制码、循环码、奇偶校验码）及bcd 码（8421bcd 、5421bcd 、余3bcd ）。
2. 知识单元二:逻辑代数基础（9 学时）（1）知识点一：逻辑代数的基本观点、基本运算、基本公式和规则（2）知识点二：逻辑函数的描绘方式（3）知识点三：逻辑函数的 简化教课基本要求：掌握逻辑代数的基本观点、基本公式、基本规则，掌握逻辑函数的描绘方式（真值表、表达式、电路图、卡诺图）及其互相变换方法，认识逻辑函数最简与或式的公式化简法，掌握逻辑函数（ 4 变量及以下）最简与或式的卡诺图化简法。
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(二)同步预置法
例、用74161的置入控制端构成8进制计数器（方法3） 利用进位信号CO来控制同步置入端则有效状态为 QDQCQBQA 1000 1001 1010 1011 1111 1110 1101 1100 置入数据为DCBA=1000 同步置入信号LD CO
1
CTT QA QB QC QD
1010
0000 1001
0001 1000
0010 0111
0011 0110
0100 0101
CR Q3Q1
注意：用来清0的瞬态为M，该状态一经出现马上消失。
6.5采用中规模集成器件设计任意进制计数器
(一）反馈清零法
1
画出电路原理图
☆ 为什么1010状态不算在主循环 内，用波形图说明
CTP D3D2D1D0 CO
0
& O0
0
(二）同步预置法
例：用四位同步二进制计数器74161设计余3BCD码计数器。 解：余3BCD码计数器的状态转移图如图所示
0011
0100
0101
0110
(一）反馈清零法
工作波形图：
1 2 3 4 5 6 7 8 9 10
6.5采用中规模集成器件设计任意进制计数器
1. M<N,N为单片计数器的最大计数值
(二)同步预置法：
利用置数端，以置入某一固定二进制数值的方法，从而使N 进制计数器跳跃(N-M)个状态，实现模值为M的计数器。
设计方法： · 确定有效状态（连续的M个状态） · 确定置入数据（由第1个状态确定） · 产生同步置入端信号（由最后1个状态确定） · 画逻辑图
可以得到： LD Q3Q0 D3D2D1D0=0000
(二）同步预置法
例：用四位同步二进制计数器74161设计8421BCD码计数 器。
LD Q3Q0 D3D2D1D0=0000
画出逻辑图如图
1
CTT D3 CTP CR
D2 D1 D0
CTRDIV16
CT 161
CO
LD
Q3 Q2 Q 1 Q 0
(一）利用清除端的复位法。 （反馈清零法） (二）利用置入控制端的置位法。（同步预置法）
1. M<N,N为单片计数器的最大计数值 利用清除端的复位法或置入控制端的置位法进行设计。
2. M<N,N为多片计数器级联后的最大计数值 • 当要实现的模值M超过单片计数器的计数范围时，必须首先
将多片计数器级联，以扩大计数范围（N=10n 或16n），然 后利用整体同步置入端的置数法和利用整体清除端复位法构 成模M计数器。 • 多片74160 、74162级联，N=10n • 多片74161 、74163级联，N=16n
(二)同步预置法
例、用74161的置入控制端构成8进制计数器（方法1）
若计数从QDQCQBQA=0000开始则有效状 态为 0000 0001 0010 0011 0111 0110 0101 0100 LD QAQBQC
置入数据为DCBA=0000同步置入信号
1
CTT QA QB QC QD
1
CTP
74LS161
&
CP
CP
Cr LD A B C D
1
(二)同步预置法
例、用74161的置入控制端构成8进制计数器（方法2）
若计数从QDQCQBQA=0001开始则有效状 态为
0001 0010 0011 0100
1000 0111 0110 0101
LD QD
置入数据为DCBA=0001同步置入信号
6.5采用中规模集成器件设计任意进制计数器
★计数器设计步骤如下： 1. 根据设计要求，确定有效状态； 2. 画状态转移图； 3. 选择集成器件，查看器件功能表； 4. 选择合适的反馈形式和反馈信号； 5. 画逻辑电路图； 6. 画出工作波形图（可选）。
6.5采用中规模集成器件设计任意进制计数器
一、利用同步计数器实现任意模M计数器的方法：
CTT 74161 CR
LD Q3Q2Q1Q0
1 2 3 4 5 6 7 8 9 10 CP CP
&
Q0
Q1
同步计数器最低位Q0在
Q2
CP↑翻转。先画最低位Q0
Q3
。
CR
当第十个脉冲上升沿到达后Q3Q2Q1Q0＝1010,/CR＝0。只要/CR=0, 计数器强制置0。1010只能使Q3Q1出现一个很窄的小毛刺。
6.5采用中规模集成器件设计任意进制计数器 (一）反馈清零法
例：应用4位二进制同步计数器74161实现 模10计数器，要求采用清除端复位法。 分析：
① 根据设计要求，确定各种状态0～9； ② 画状态转移图；
6.5采用中规模集成器件设计任意进制计数器 (一）反馈清零法 计数器状态转移图为：
瞬态，利用 此状态清0
&
10
基本触发器Q=0，/CR=0,使 Q3Q2Q1Q0=0000。
Q 当第十个CP↓到来：
G1
G3 & 10 Q 基本触发器Q=1，/CR=1。
1 2 3 4 5 6 7 8 9 10
CP
Q0 Q1 Q2 Q3 G1
CR
在第十个CP的作用下，Q端 输出的清0信号宽度和计数脉冲 CP=1的持续时间相同。足以保 证各级触发器能正常工作。
6.5采用中规模集成器件设计任意进制计数器
1. M<N,N为单片计数器的最大计数值
(一）反馈清零法 当计数至SM时，利用SM状态产生一清除信号，
加到清0端，使计数器返回到S0状态，从而实现模 M的计数器。
设计方法: I. 确定有效状态（必须从全0开始）；
II. 产生异步清除端信号 CR ；
III. 画逻辑图。
1
CTP 74LS161 Co &
CP
CP
Cr LD A B C D
1 0001
(二）同步预置法
例：用四位同步二进制计数器74161设计8421BCD码计数器。 解：8421BCD码计数器的状态转移图如图所示
0000
0001
0010
0011
0100
1001
1000
0111
0110
0101
从状态转移图可以看出，当计数器的状态为1001时， 74161不再执行计数功能，而是要执行置数功能，使161 跳过6个状态，使1001的下一个状态为0000。
缺点:Q1输出波形上有毛刺。造成/CR脉冲宽度太窄，清0不可靠。
6.5采用中规模集成器件设计任意进制计数器
(一）反馈清零法
1
加基本RS触发器，使 /CR 脉冲宽度变宽
CP 10
CTP D3D2D1D0 CO
CTT 74161 CR
当第十个CP↑到来：
LD Q3Q2Q1Q0
10 0 10 0
&
01
G2