数字逻辑电路设计-多功能数字钟

数字逻辑电路设计-多功能数字钟多功能数字钟摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。

整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。

整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。

本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。

现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。

关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, andbeeping when it comes to an addition to the hour. The whole experiment isbased on the software of design called Quartus II 7.0 and is tested bycombining the Cyclone series of programmable logical device provided byAltera. The clock is designed under the process of ‘from the top to the end’.The method spares designers lots of time and energy for its flexibility to betransplanted, easiness for ordinary logic reasoning and availability forcooperative designing. The product is self-creative and provable in terms ofturbulence muting and manipulation of the period of beeping. At the sametime, the diagrams of the circuits are apparently logical thanks towell-organized sealing of each part of device during the design. In this eraof common concept of inexpensiveness of digital clocks, methods andeffectiveness of designing a clock are improved due to its profitability.Hence, this experimental design is aimed at letting the participants tounderstand the process of digital logic circuits designing and to get tofamiliar with the usage of particular software.Keyword: Digital Clock, programmable logic device, mute circuit, design for learning目录一．设计要求与说明 (4)二．方案论证 (4)1.设计整体思路2.设计大体流程三．各子模块设计原理与调试仿真 (5)1.时钟发生器 (5)2.计时电路 (7)3.显示电路 (9)4.校分电路和清零电路 (12)5.报时电路 (13)6.储时电路 (15)7．选择电路 (16)8.闹钟比较电路 (16)9．其他 (17)四．编程下载1．整体电路图 (18)2．管脚配置 (19)3．编译调试 (19)五．实验感想一．设计要求与说明1、能进行正常的时、分、秒计时功能2、分别由六个数码管显示时分秒的计时3、使能开关4、清零开关5、校分开关6、校时开关7、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz, ）8、闹表设定功能9、自己添加其他功能二．方案论证1．设计整体思路图1数字钟的功能设计思路大致如图1时钟发生电路：位计时电路提供频率为1HZ的稳定脉冲，该电路是整个时钟是否精准的关键计时电路：由时钟发生器驱动，存储并演绎时间的流逝储时电路（闹钟）：储存一个固定的时间选择电路：由输入端控制调校或显示储时电路和计时电路中的一个显示电路：将两个时间电路的输出信号调制成可输出的信号报时电路：根据时间信号以一定的模式输出符合要求的蜂鸣器驱动信号校分电路：使时间电路脱离时钟驱动并以累加的方式分别调校时与分清零电路：使时钟电路的所有信号归零2设计大体流程1）设计时钟发生电路与计时电路2）连接两个模块并调试电路，分别用ＬＥＤ灯检测时分秒的运行状况3）设计显示电路并单独调试4）连接时钟电路和显示电路并调试，整体调试时钟电路5）设计校分电路和清零电路并连接调试6）设计报时电路并单独调试7）连接报时与时钟电路，利用已调校好的调分清零电路调校报时电路的功能8）设计储时电路（在计时电路上适当修改）9）设计选择电路将计时电路和储时电路连接，调校选择电路以保证时间与调校显示的接口功能正常10）整体调试并增加诸如防抖动等优化电路三．各子模块的设计原理与调试１．时钟发生器图２时钟发生器设计思路大致如图２１）十六分频电路由四个Ｔ触发器异步连接而成２）图３实时（timing）仿真如图4图4有仿真图波形可初步断定用4*T触发器一步连接对高频信号进行16分频是不会产生明显延迟和错位现象３）一千分频电路由三个十进制加法计数器连接而成，连接方式是：低位计数器的QD端与高位计数器的CLK端相连图5为方便今后对十分频器的使用在此对其进行了封装，仿真波形图如下图6输入波周期为10ns，由图6所示仿真图中的时间条可看出，在Timing 模式下1000分频电路对高频信号几乎无延迟与错位，同时可看出该分频器的占空比为1:10。

4 )3分频电路由十进制加法计数器和反馈电路组成一个模三计数器。

74160为异步置数计数器，故可将信号0010反馈为有效的置数信号，由于0010时QB的状态在所有三个状态中独一无二，故连接图如下图7波形仿真如下图图8由图8可知输出波形无明显延迟但有少许错位，占空比严格保证在3:1。

由于整体连接时各元件显示为封装形式，故电路图类似于图2；连接完成后，由于仿真数据量过大，故直接下载在实体LED灯上进行检测，经简单的对表测试后，认为1HZ输出电路没有逻辑错误及大的时间延迟。

2．计时电路图9计时电路设计思路如图，整个电路均采用异步计数方式连接。

１）模60计数器该计数器由两个74160模10计数器构成，低位计数器的进位端取非后作为高位计数器的时钟信号。

加非门的原因是74160计数器的RCO端在1001时产生上升沿，0000时产生下降沿，而其时钟端由上升沿驱动，故对RCO取非以保证低位9变为0时，高位刚好进位。

由于模60计数器对个位没有特殊数字要求，故设计的反馈电路只针对高位，同样还是使用74160的置数端作为控制接口，可将高位0101反馈为有效置零信号同时兼顾到模6计数器某些bit的特殊性，可将反馈电路设计成如图。

图10将7个输出端分别接在7个LED上，输入3HZ的时钟频率检验模60分秒计数器设计无误。

２）模24计数器模24计数器同样使用两个74160构成，进位电路与模60计数器完全相同。

由于模24的个位在特殊数字上发生跳变，故反馈电路需兼顾低位计数器。

同时应注意，在此应用异步清零的方法控制跳变。

这是由于异步置数的本质是在下一个时钟信号（上沿）到来时，才进行置数，而高位的时钟信号由低位的进位端所控制，经逻辑演绎得知：当计数器满足跳转条件时，低位的跳转不能给高位提供时钟信号，以至于出现23->20->21->22->23->20的死循环，故此处需使用异步清零的方式产生跳变。

原理图如下：图11图中inst4是制作后期加入的清零控制电路。

用同样的方法对其进行调试。

３）整个计时电路设计如下图12图中dividerfin是1HZ发生器，double60是分秒计数器，counter24是时计数器，在分秒时计数器之间仍用RCO接非门的方式完成进位，其中abcd表示一个十进制位的四位二进制输出，从左到右从低到高，l与h区分个位与十位，q区分分秒与小时，分秒中1代表秒，2代表分。

3．显示电路图13显示电路的功能是：将4位二进制的时间信号转换为适于显示的七段码;分时输出六个时间信号。

重点在于设计分时扫描电路。

在此之前，须了解实际器件的显示规则。

本实系统中，有一组七段显示码输入端以及八个显示器的使能端，这意味着每个时刻显示器中（不管有几个在工作）只能显示一个数字信息，因此，所设计的显示电路必须在不同时刻将不同的数据信息输入到不同的显示器上。

这就需要该电路能令使能端和数据段协调地工作，故可用一个适当的时钟频率同时控制这个显示过程，在此过程中，我们称使能端的控制为扫描，称数据段的传输为译码。

由于人眼的时间分辨率大概为24HZ，故索取扫描频率应高于24HZ，本次设计中扫描频率设定为1KHZ。

１）扫描部分该部分由一个模6计数器和一个译码器构成,其中,模6计数器以扫描频率轮流将八个地址码输入到译码器中，最终控制六个显示器的使能端。

这里注意到每个显示器都是共阴阳极连接,故可以采用74138 3—8线译码器作为背极控制器，相应的采用7447作为显示译码器，工作原理图如下图13图中模6计数器采用异步清零的方式产生跳变２）译码部分该部分包括显示部分的模6计数器和4个74151 /8选1 数据选择器和一个显示译码器。