第六章常用集成时序逻辑器件09
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第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
常用时序逻辑器件
UCC 8
R 5 CO
TH 6 R
TR 2
R D
7 VT
分压器 1
+ A1 +
A2
比较器
RD 4
&Q &
Q
R-S触发器
uo
3
TH是比较器A1的信号输入端，称为阈值输入端；TR 是比较器A2的信号输入端，称为触发输入端。放电三极管 T1为外接电容提供一个接地的放电通道。当基本RS触发器 置 1 时，T1截止，基本RS触发器置 0时，T1导通。 RD 是直接复位接入端，当RD为低电平时，输出端为低电平。
将立即被送入进寄存器中，有：
Q Q Q Q n1 n1 n1 n1 3 21 0
D3 D2 D1D0
2．移位寄存器
移位寄存器不仅能存放数码，还有移位的功能，是数字 系统中进行算术运算的必需器件，应用十分广泛。移位寄存 器在移位脉冲作用下将寄存器的数码依次向左或向右移，按 移动方式不同分为单向（左移或右移）移位寄存器和双向移 位寄存器。按数码的输入输出方式不同又可分为串行（并行） 输入，串行（并行）输出等。
静态保持、动态保持、并行输入、左移移
位和右称移位六项功能。
二、计数器
计数器是用来对输入脉冲进行计数的时序逻辑电路。 按计数器进位制来分,可分为二进制和十进制计数器等。
1．同步二进制计数器 同步计数器：计数脉冲同时加到所有触发器的时钟信号输 入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。 显然，它的计数速度比较快。同步二进制加法计数器的功能表 如下表所示。
ET RD A B C D RCO
EP 74LS161 LD
CP QA QB QC QD
ET RD A B C D RCO
常用时序逻辑电路器件
QD QC QB QA
0 00 0
00 01
0010
00 1 1
0100
01 0 1
01 10
0111
&
过渡态
QD QC QB QA 0 00 0 00 01 0010 00 1 1 0100 01 0 1 01 10
&
1 P QA QB QC QD
T
74161 OC
CP CP
Cr A B C D LD
目录
<>
总目录
退出
同步集成计数器74161
LD
1
A
&
≥1
&
& 1J C1 R & 1K
B
CP
1
计数脉冲
C
Cr
1
D
P
&
T
&
& 1J
&
≥1
C1
R
&
& 1K
&
& 1J
&
≥1
C1
R
&
& 1K
&
& 1J
&
≥1
C1
R
&
& 1K
&
(a)逻辑图
目录
QA
QB
(MSB) QC
P QA T
CP Cr A
QB QC 74161 BC
S名YN 称 模 值 状态编码方式
自启动情况
表
计
二进制计数器 M=2n 二进制码
无多余状态,能自启动
数
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
典型时序逻辑电路.ppt
图6.19 环型计数器的状态转换图
上面的状态转换图中共有六个循环，因此该 计数器不能自启动。那怎么办？为解决这个 问题，我们先看一个例题：假定某个同步时 序电路经过一系列设计步骤后得到如下图所 示：
J 0 Q2 n，k0 Q2n
J1
Q0n，K1
n
Q0
J2
Q1n，K2
n
Q1
图6.20 某不可自启动电路
根据上面的激励方程，很容易求出该电路的 状态转换图如下：
000
001
011
Q2Q1Q0
010
100
110
111
101
明显，该电路不能自启动，要对电路进行修改。简 便起见，我们只设法修改某一个触发器的反馈信号。 这里，修改Q0的激励信号。
并行输出
串 行 输Din 入
1D
Q0 1D
Q1 1D
Q2 1D
Q3 Dout 串 行 输
出
C1
C1
C1
C1
移 位 脉CP 冲
图6.16 右移寄存器
下面介绍一种典型的时序电路：环型计数器和扭 环型计数器。这两种电路叫做移位寄存器型计数器， 它是在移位寄存器的基础上，通过增加反馈构成的。
反馈电路
串 行输 入 移 位脉 冲
清零法是在计数器尚未完成计数循环之前，使其清零端 有效，让计数器提前回到全0状态。 置数法是在计数器计数到某个状态时，给它置入一个 新的状态，从而绕过若干个状态。 计数器模块的清零和置数功能有同步和异步两种不同的 方式，相应的转换电路也有所不同。
例3 用74163构造十五进制加法计数器。 解：74163是具有同步清零和同步置数功能的四位二进
在二进制计数器中，触发器的所有状态组合都 被用来计数，因此，n位二进制计数器的模为2n。 按照十进制数规律对时钟脉冲进行计数的电路 称为十进制计数器。在十进制计数器中，只有十 个状态组合被用来计数，十进制计数器的计数长 度为10。
上面的状态转换图中共有六个循环，因此该 计数器不能自启动。那怎么办？为解决这个 问题，我们先看一个例题：假定某个同步时 序电路经过一系列设计步骤后得到如下图所 示：
J 0 Q2 n，k0 Q2n
J1
Q0n，K1
n
Q0
J2
Q1n，K2
n
Q1
图6.20 某不可自启动电路
根据上面的激励方程，很容易求出该电路的 状态转换图如下：
000
001
011
Q2Q1Q0
010
100
110
111
101
明显，该电路不能自启动，要对电路进行修改。简 便起见，我们只设法修改某一个触发器的反馈信号。 这里，修改Q0的激励信号。
并行输出
串 行 输Din 入
1D
Q0 1D
Q1 1D
Q2 1D
Q3 Dout 串 行 输
出
C1
C1
C1
C1
移 位 脉CP 冲
图6.16 右移寄存器
下面介绍一种典型的时序电路：环型计数器和扭 环型计数器。这两种电路叫做移位寄存器型计数器， 它是在移位寄存器的基础上，通过增加反馈构成的。
反馈电路
串 行输 入 移 位脉 冲
清零法是在计数器尚未完成计数循环之前，使其清零端 有效，让计数器提前回到全0状态。 置数法是在计数器计数到某个状态时，给它置入一个 新的状态，从而绕过若干个状态。 计数器模块的清零和置数功能有同步和异步两种不同的 方式，相应的转换电路也有所不同。
例3 用74163构造十五进制加法计数器。 解：74163是具有同步清零和同步置数功能的四位二进
在二进制计数器中，触发器的所有状态组合都 被用来计数，因此，n位二进制计数器的模为2n。 按照十进制数规律对时钟脉冲进行计数的电路 称为十进制计数器。在十进制计数器中，只有十 个状态组合被用来计数，十进制计数器的计数长 度为10。
第六章 时序逻辑电路的常用功能器件
2013-11-03
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电气工程学院 苏士美
ÿÿ
11
同步二进制计数器
可见： u最低位，每输入一个CP，状态改变一次。 u高位触发器只有在所有低位触发器状态全为1时，在下一个CP到来 时， 状态才改变一次。
状态表：
三位为例
Ø每输入一个脉冲，递减计数。 Ø低位的状态由0→1时，相邻高位的状态改变一次。 其它同加计数，分频器。最小脉冲周期Tmin=ntpd
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2013-11-03
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9
异步二进制计数器
（3）总结：
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駿ÿÿÿ
19
非二进制计数器
状态方程：
Q0n +1 = Q0n Q1n +1 = Q0n Q3n Q1n + Q0nQ1n
n +1 n Q2 = Q0n Q1n ⊕ Q2 n n n n Q3n +1 = Q2 Q1 Q0 Q3 + Q0nQ3n
n+1
Q0 1 1 1 1 1 0 1 0
n+1
001 000 010 011 101 111 110
100
可见：电路为模5，五进制同步可自启动计数器。 有效状态数5个，3个无效状态。
2013-11-03
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ÿÿÿÿ
※最低位每输入一个脉冲CP，状态改变一次。 ※高位只有在所有低位状态全为“0”时，在下一个CP到来时，状态改变一次。 其它类同加计数。 状态图：Q3Q2Q1Q0→ 0000→1111→1110→1101→1100→……→0001→0000
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同步二进制计数器
可见： u最低位，每输入一个CP，状态改变一次。 u高位触发器只有在所有低位触发器状态全为1时，在下一个CP到来 时， 状态才改变一次。
状态表：
三位为例
Ø每输入一个脉冲，递减计数。 Ø低位的状态由0→1时，相邻高位的状态改变一次。 其它同加计数，分频器。最小脉冲周期Tmin=ntpd
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9
异步二进制计数器
（3）总结：
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19
非二进制计数器
状态方程：
Q0n +1 = Q0n Q1n +1 = Q0n Q3n Q1n + Q0nQ1n
n +1 n Q2 = Q0n Q1n ⊕ Q2 n n n n Q3n +1 = Q2 Q1 Q0 Q3 + Q0nQ3n
n+1
Q0 1 1 1 1 1 0 1 0
n+1
001 000 010 011 101 111 110
100
可见：电路为模5，五进制同步可自启动计数器。 有效状态数5个，3个无效状态。
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※最低位每输入一个脉冲CP，状态改变一次。 ※高位只有在所有低位状态全为“0”时，在下一个CP到来时，状态改变一次。 其它类同加计数。 状态图：Q3Q2Q1Q0→ 0000→1111→1110→1101→1100→……→0001→0000
第6章常用时序逻辑电路器件
7.1.3 任意模值计数器
集成计数器可以加适当反馈电路后构成任意模值计数器。
设计数器的最大计数值为N，若要得到一个模值为M(＜
N)的计数器，则只要在N进制计数器的顺序计数过程中，设
法使之跳过(N-M)个状态，只在M个状态中循环就可以了。 通常MSI计数器都有清0、置数等多个控制端，因此实现模 M计数器的基本方法有两种：一种是反馈清0法(或称复位 法)， 另一种是反馈置数法(或称置数法)。
74LS90 的 功 能 表 如 表 7-2 所 示 。 从 表 中 看 出 ， 当
R01R02=1， S91S92=0时，无论时钟如何，输出全部清0；而当 S91S92=1时，无论时钟和清0信号R01 、R02 如何，输出就置9。
这说明清0、置9都是异步操作，而且置9是优先的，所以称
R01、R02为异步清0端，S91、S92为异步置9端。 表 7-2 74LS90功能表
第6章 常用集成时序逻辑器件及应用
6.1 集成计数器 6.2 集成寄存器和移位寄存器 6.3 序列信号发生器
6.4 以MSI为核心的同步时序电路的分析与设计
7.1 集 成 计 数 器
集成计数器具有功能较完善、通用性强、功耗低、
工作速率高且可以自扩展等许多优点，因而得到广泛应
用。 目前由TTL和CMOS电路构成的MSI计数器都有许 多品种， 表 7-1 列出了几种常用TTL型MSI计数器的型 号及工作特点。
QD
CP1 7 4LS9 0 CP2 S 9 1 S 9 ຫໍສະໝຸດ R 0 1 R0 2CP1
(b) QA QB QC QD
CP2 R0 1 R0 2
&
(a) CP1 CP2 S9 1 S9 2 R0 1 R 0 2 (c) M=2 M=5
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异步清零
同步置数
0000
0001
0010
0011
0100
0101
0110
0111
1111
1110
1101
1100
1011
1010
1001
100 0
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1.异步清0法 例：用74161实现模M=7计数器。
Qd Qc Qb Qa 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
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三、十进制可逆集成计数器7S4L192
(MSB)
逻辑符号
功能表
CP+ CP- LD Cr QD QC QB QA 1 0 0 0 0 0 0 D C B A 加法计数 1 1 0 1 0 减法计数 1 保持 1 1 1 0
QD QC QB QA CP£OC 74LS192 CP+ OB Cr D C B A LD
1 CP
QA QB QC QD P OC T 74161 CP Cr A B C D LD 1 (b)
1
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③ Oc整体置数法
M=计数终值-计数初值+1 M=2nD 60=28-D
LD= Oc
D=28-60=196=(11000100)2
1 CP
QA QB QC QD P OC T 74161 CP Cr A B C D LD
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6.5.1.3 任意模值计数器
74161功能表
CP Cr LD × 0 × 1 0 1 1 × 1 1 × 1 1
输 入 P T D × × × × × d 1 1 × 0 1 × × 0 × C × c × × × B × b × × × A × a × × × 输 出 QD QC QB QA 0 0 0 0 d c b a 加１计数 保持 保持 Oc=0
计数初值D M=计数终值-计数初值+1
LD=0
1
1
1
1
1
1
0
1
Oc=QdQcQbQaT 西安电子科技大学国家级精品课程数字电路与系统设计
M=24-D
M=2nD
可编程计数器的计数范围
计数终值 =2n-1
1 CP P Qa Qb Qc Qd OC T 7 41 61 CP Cr D0 D1 D2 D3 LD 1 1 0 0 1
3.可编程计数器（利用Oc端) 例：用74161实现模M=7计数器。
Qd Qc Qb
1 1 1 1 1 0 0 0 1 1 0 1 1 0 0
Qa
1 0 1 0 1
1 CP
计数终值 =24-1
P Qa Qb Qc Qd OC T 7 41 61 CP Cr D0 D1 D2 D3 LD 1 1 0 0 1
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2、异步级联
工作过程:
Oc= QdQcQbQaT
Cp Q3Q2Q1Q0 CP2=Oc1 1↑ 0000 1 2↑ 0001 1 …… 1 15↑ 1110 1 0 16↑ 1111 0000 1
Q7Q6Q5Q4 0000 0000 0000 0000 0000 0001
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按数制分类
名 SYN 称 模 值
状态编码方式
二进制码 BCD码 多种方式
自启动情况 无多余状态,能自启动
6个多余状态
二进制计数器 十进制计数器
M =2n M=10
任意进制计数器 M＜2n 环形计数器 扭环形计数器
2n-M个多余状态 2n-n个多余状态 2n -2n个多余状态
时钟频 率fcp
0
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6.5.2 集成寄存器和移位寄存器 7.2.1 常用集成寄存器
4D寄存器 74171逻辑符号
1 Q 1 Q 2 Q 2 Q 3 Q 3 Q 4Q 4Q Cr CP 74171
74171功能表
Cr 0 1 1 1 CP D 1 0 0 Qn+1 0 1 0 Q Qn+1 1 0 1 Q
数码
D 1 0
输出
Q n+1 1 0 Q 高阻
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6.5.2 集成移位寄存器
1.移位寄存器 0 01 010 0101
1 0 0 1 0 1 0 1 0 0 0 1 0
Q1n+1=S+RQ=X+XQ=X
&
Q QB QC QD P A T OC 74161 CP Cr A B C D LD
1 CP
1
Cr=M中的“1”与非
Cr=0 过渡状态
(a)
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异步清零的时序波形：
1 Cp Qa Qb Qc
2
3
4
5
6
7
8
9
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计数器输出端 QD 为最高位
(MSB)
进位输出端Oc
控制端
Q Q Q Q A B C D P T O 74161 C CP Cr A B C D LD
①异步清0 端 Cr:低电平有效与CP无关 ②同步预置端 LD: 低电平有效 ③计数允许控制端P、T: 高电平有效 ④置数输入端 A、B、C、D:CP上升沿置数有效 ⑤计数脉冲输入端：CP上升沿有效
QD QC QB QA 0 0 0 0 d c b a
加１计数 保持
保持 Oc=0
Oc= Qd Qc Qb QaT 西安电子科技大学国家级精品课程数字电路与系统设计
二、同步十进制计数器74160
74160逻辑符号
P Qa Qb Qc Qd Oc 74160 T
CP Cr
a b c d
LD
74160 是同步十进制加1计数器，具有同步置数 和异步清零的功能,控制信号与74161相同.计数 范围从0000 到1001循环. Oc= QdQcQbQaT
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(MSB)
74161功能表
Q Q Q Q P A B C D T OC 74161 CP Cr A B C D LD
输 入
输 出
CP Cr LD P T × 0 ××× 1 0 ×× 1 1 1 1 × 1 1 0 1 × 1 1× 0
D C B A × × ×× d c b a ×××× × ×× × × ×× ×
P QD QC QB QA T 74LS169 OC U/D CP D C B A LD
特点： ①加减控制型可逆计数器。 ②无清0端，清0靠预置。 ③进位和借位都为Oc。 ④计数允许端P、T，低电平有效。
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6.5.1.2 集成计
M=计数终值-计数初值+1
M=(1000-0010+1)2=710
M=(1111-1001+1)2=710
M=2n-D=24-9=7
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例：用74161实现模60计数器 ①大模分解法 60=6x10 =10x6=M1xM2
1 CP QA QB QC QD P OC T 74161 CP Cr A B C D LD 1 0 1 0 1 1 1 QA QB QC QD P OC T 74161 CP Cr A B C D LD 1 0 1 1 0
2.同步置数法
例：用74161实现模M=7计数器。
计数状态表1
Qd Qc Qb Qa
计数状态表2
Qd 0 0 0 0 Qc 0 0 0 0 Qb 0 0 1 1 Qa 1 1 0 1
0
0 0
0
0 0
0
0 1
0
1 0
0
0 0
0
1 1
1
0 0
1
0 1
0
0
LD=0
1
1 1
0
0 1
0
1 1
LD=0
0
1
1
0
当D=0时
当D=2n-2时
M=2nD
计数初值D
Mmax=2n Mmin=2
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例：分析以下计数器的计数模值M=?
1
1 CP Q Q Q Q P A B C D OC T 74161 CP Cr A B C D LD 1 1 0 0 1
1 CP
Q Q Q Q P A B C D OC T 74161 CP Cr A B C D LD 1 0 1 0 0
1D
2D
3D
4D
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6.5.2 常用集成寄存器
8D锁存器 74373的逻辑符号
1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q EN1 74373 EN0 1D 2D 3D 4D 5D 6D 7D 8D
74373功能表
控制 输出 EN0 0 0 0 1 使能 输入 EN1 1 1 0
②同步置数法
计数范围:D--D+M－1,LD=计数终值中的“1”与非
③ Oc同步置数法
计数范围:2n-M--2n-1, LD= Oc
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