第九次课：锁存器和触发器
电路中的触发器与锁存器的原理与应用
电路中的触发器与锁存器的原理与应用在电子学中，触发器和锁存器是两种重要的数字电路元件，常用于存储和控制信号。
它们的原理和应用是学习数字电路的基础内容。
一、触发器的原理与应用触发器是一种电子开关，可以通过外部输入信号改变其内部状态。
常见的触发器有RS触发器、D触发器、JK触发器和T触发器等。
以RS触发器为例，其原理是基于反馈原理和逻辑门的工作方式。
RS触发器有两个输入端S和R，一个输出端Q和其反相输出端Q'。
当输入为特定状态时，触发器的输出会被保持。
当输入信号变化时，触发器的输出也会相应改变。
触发器的应用广泛，其中一个重要的应用领域是存储器的设计。
在计算机的存储器中，触发器被用来存储和读取信息。
例如，SRAM（静态随机存储器）就是使用了大量的触发器作为存储单元。
此外，触发器还可以用于时钟电路、序列电路以及数字系统中的状态控制。
二、锁存器的原理与应用锁存器是一种能够存储数据并将其保持不变的电路。
它能够在需要时暂停或延迟信号的传输。
常见的锁存器有D锁存器、JK锁存器和SR锁存器等。
以D锁存器为例，它的原理是将输入信号直接存储在锁存器中，并在时钟信号的控制下将其放大到输出端。
D锁存器可以用于时序电路和通信系统中的信息存储和传输。
锁存器的应用非常广泛。
在数字系统中，锁存器常被用于存储并行输入数据，延迟信号传输和数据同步。
在通信系统中，锁存器可以用于接收和发送信号的同步和缓冲。
此外，锁存器还可以用于编解码器、计数器和频率分频器等电路中。
三、触发器和锁存器的区别与联系虽然触发器和锁存器有相似之处，但它们也存在一些区别和联系。
首先，触发器和锁存器都是用来存储信息的电子元件，但触发器是有状态的，而锁存器是无状态的。
触发器的输出依赖于输入信号的变化，而锁存器的输出则保持在一个特定的状态。
其次，触发器和锁存器在应用方面也有区别。
触发器常用于时序电路和状态控制，可以用来实现各种逻辑功能。
而锁存器则主要用于存储和传输信号，用来实现数据的存储和延迟传输。
校招基础——锁存器和触发器
校招基础——锁存器和触发器基本概念1、名词解释锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输⼊时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输⼊发⽣变化。
触发器（flipflop）是边沿敏感的存储单元，数据存储的动作由某⼀信号的上升或者下降沿⾏同步的。
（钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器）寄存器（register）是⽤来暂时存放参与运算的数据和运算结果。
在实际的数字系统中，通常把能够⽤来存储⼀组⼆进制代码的同步时序逻辑电路称为寄存器。
2、锁存器和触发器的区别锁存器同其所有的输⼊信号相关，是电平触发，当输⼊信号变化时锁存器就变化，没有时钟端，属于异步电路设计，时序分析困难且浪费⼤量芯⽚资源。
触发器受时钟控制的边沿触发，只有在时钟触发时才采样当前的输⼊产⽣输出，当然因为锁存器和触发器⼆者都是时序逻辑，所以输出不但同当前的输⼊相关，还同上⼀时间的输出相关。
3、触发器、锁存器、寄存器的区别？由于触发器内有记忆功能，因此利⽤触发器可以⽅便地构成寄存器。
由于⼀个触发器能够存储⼀位⼆进制码，所以把n个触发器的时钟端⼝连接起来就能构成⼀个存储n位⼆进制码的寄存器。
从寄存数据的⾓度来讲，寄存器和锁存器的功能是相同的；它们的区别在于寄存器是同步时钟控制，⽽锁存器是电位信号控制。
4、锁存器有哪些缺点？锁存器在不锁存数据时，输出端的信号随输⼊信号变化，就像信号通过⼀个缓存器⼀样；⼀旦锁存信号起锁存作⽤，则数据被锁住，输⼊信号不起作⽤。
因此锁存器也称为透明锁存器，指的是不锁存时输出对输⼊是透明的。
此外锁存器还有以下⼀些缺点：（1）对⽑刺敏感，不能异步复位，所以上电后处于不确定的状态。
（2）锁存器会使静态时序分析变得⾮常复杂。
（3）在 FPGA 中，基本的单元时由查找表和触发器组成的，若⽣成锁存器反⽽需要更多的资源。
5、触发器有哪些类型？根据逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和T'触发器等。
锁存器和触发器的介绍
⑴ 当E=0时(使能端无效)： 无论D为何值，与门 被封住，G3=G4=0，基本 RS锁存器保持原态不变。 ⑵ 当E=1时(使能端有效)： G3G4门被打开，输入信号进入基本RS锁存器。
G 4 1 S S D, G 3 1 R R S D,
34
三、逻辑门控D锁存器真值表(功能表)
25
因此，要绝对禁止 R、S锁存器在E到来时 工作在S和R同时为1的 场合。可以用约束条件 R S 0 来规范。
5、假定E=0(使能端无效) 无论S、R为何值，G3G4=0，锁存器被封闭， G1G2的状态不改变，输出保持原态不变。 Q n 1 Q n
Qn+1 = Qn
26
三、逻辑门控RS锁存器真值表(功能表)
20
三、真值表（功能表）
S 0 0 1 1
R 0 1 0 1
Q
n 1
Q n 1
锁存器状态 保持不变
Qn
Qn
0 1 0
1 0 0
臵0 臵1
不确定(禁用)
四、时序波形分析(不考虑逻辑门的延迟时间)
Qn 0 设锁存器的初始状态
绘图方法：根据R、S输入波形和设定的初态，再 对照电路的功能表直接绘出。
29
六、 集成基本RS锁存器
一、CMOS集成锁存器(CC4044)
CC4044芯片集成了四个由与非门组成的 锁存器，其功能与前述的相同，仅是增加了具 V 有三态特点的传输门。
DD
1、CC4044的功能图 EN为使能端(片选信号端) 当EN=1时，芯片工作， 当EN=0时，为高阻态。
30
2、CC4044的真值表（功能表）
E 0 1 1 1 1
S × 0 0 1 1
锁存器与触发器
一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。
（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DA TA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DA TA_IN的值传给Q，也就是锁存的过程）。
应用场合：数据有效迟后于时钟信号有效。
这意味着时钟信号先到，数据信号后到。
在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。
锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
二、触发器触发器（Flip-Flop，简写为FF），也叫双稳态门，又称双稳态触发器。
是一种可以在两种状态下运行的数字逻辑电路。
触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。
当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。
锁存器和触发器区别
一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。
（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。
应用场合：数据有效迟后于时钟信号有效。
这意味着时钟信号先到，数据信号后到。
在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。
锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
二、触发器触发器（Flip-Flop，简写为 FF），也叫双稳态门，又称双稳态触发器。
是一种可以在两种状态下运行的数字逻辑电路。
触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。
当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。
数电知识之锁存器和触发器
5.3 触发器的电路结构和工作原理
CP RD 1
0 0 0
0
1
G1
&
D
0
Q5
0 0 0
&
0
D Q3
0 0 0
&
0
Q
D
0 0 0
G5 G6
&
G3 G4
D Q6
0
0 0 0
&
D
0
Q4
0 0 0
&
0
Q
D
G2
SD
1
• 当CP由0变1时触发器 翻转。这时G3和G4门 打开，它们的输出Q3 和Q4的状态由G5和G6 的输出状态决定。 G4输出的 D一方面使Q 的状态为D，另一方面 使G3的输出为D避免使 触发器臵零；另外G4 至G6的反馈线使G6输 出维持D，继续维持G4 的输出为 D 。
5.2 锁存器
• A、SR锁存器 1、基本SR锁存器 I、由与非门构成的SR锁存器
Q Q Q Q
&
&
S
R
S (a) 逻辑图
R (b)
S
R 逻辑符号
5.2 锁存器
• 根据与非门的逻辑特点，锁存器的逻辑表达式为：
Q Q
Q SQ
Q RQ
R
&
&
S
5.2 锁存器
• 工作原理：
Q
0
1
Q
R 0
S 1
1 b）当CP由1变成0后， 情况则相反，G1和G2封 锁，R、S不影响主触发 器的状态，而这时从触 发器的G5和G6则打开， 从触发器可以翻转。此 时从触发器是在CP的下 降沿发生翻转，CP一旦 达到0电平后，主触发 器被封锁，其状态不受 RS的影响。从触发器的 状态也不可能再改变。
锁存器和触发器
CP
CP
2、双稳态存储单元电路
介稳态
G1 1 Q
稳态 0 0
稳态 1 1
G2 1 Q
双稳态的物理模型
双稳态存储单元电路
VI1
G1 1
VO1
Q
VI2
1 G2 VO2
Q
第一种稳态： Q=0，Q =1； 第二种稳态： Q =0. Q=1，
3、锁存器
3.1 SR锁存器
（1）基本SR锁存器（或非门）
R G1 ≥1 Q
数字电路 --锁存器和触发器
1、锁存器与触发器
相同点：
都具有0和1两个稳定状态，一旦状态被确定，就能自行保持，即 长期存储一位二进制码，直到通过外部信号的作用才有可能改变。
不同点：
锁存器---对脉冲电平敏感，它们 可以在特定输入脉冲电平作用下改 变状态。 触发器---对脉冲边沿敏感的存储电 路，其状态只有在被称作时钟脉冲 的上升沿或下降沿的变化瞬间才能 改变。
L L H H L L ×
DN
L H L* H* ×
内部锁存 器状态
L H L H ×
输出 QN
L H L H 高阻
锁存和读锁存器 锁存和禁止输出
L L H
传输门电路及其工作原理
C TP VI/VO +5V 0V TN C VO/VI
C VI/VO TG C VO/VI
CMOS传输门由一个P沟道和一个N沟道增强型MOSFET并联而成，如图所示。 TN和TP是结构对称的器件，它们的漏极和源极是可互换的，因而传输门的输入和输出 端可以互换使用，即为双向器件。
1 G2 Q
E=1时的等效电路： C =0,C=1 G1 TG1导通 1 D Q TG2断开 TG1
锁存器与触发器总结
1、S-R 类 类型 S-R
S 非-R 非
具有使 能端的 S-R 锁 存器
类型 主从式 S-R 触 发器
结构 S 0 0 1 1 0 0 1 1
S 0
0 1 X
结构
说明：负边沿触发式 D 触发器用 S-R 锁存器代替
主从式 J-K 触 发器
边沿触 发式 JK 触发 器
功能表
功能说明
0
0
1
用时，锁存器的两个输出信号都为
1 上一个 Q 值 上一个 QN 值 1，而不是像 S-R 锁存器那样，输出同
时为 0。
RC
Q
QN
在使能输入 C 有效时才对输入敏感。
0 1 上一个 上一个
Q值
QN 值
11
0
1
01
1
0
X 0 上一个 上一个
Q值
QN 值
功能表
功能说明
SRC
Q
QN
输出也只能在控制信号 C 的
边
第一个锁存器称为主锁存器，当 CLK 为 0 时主
沿
锁存器打开并且跟踪输入信号的变化。当 CLK
触
从 0 变 1 时，主锁存器关闭，并且它的输出传
发
送到第 2 个锁存器，这第二个锁存器称为从锁
式
存器。从锁存器在 CLK 为 1 期间始终保持打开，
D
但是由于主锁存器在此期间处于关闭状态并
触
且其输出保持不变，因此从锁存器的输出只在
具有使能
D
EN
CLK
Q
端的边沿
触发式 D
0
1
0
触发器
QN
如果 EN 有效，则选择了外部的 D 端输入；如
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Q4
2、工作原理 CP = 0
G1 & 1
Q1 D D Q 2 11 S G5 & 5 Q
Q4= D Q1 = D Qn+1=Qn
CP 0 P
& G2 G
2 G3 3 &
Q 311 R
& G G6
6
Q
D信号存于Q4
D & G4 Q 4 DD
D 信号进入触发器,为状态刷新作好准备
当CP 由0 跳变为1
1. 逻辑门控D锁存器 逻辑电路图
R E 1 ≥1 & D S G3 Q3 G1 G4 & Q4 G2 ≥1 Q
国标逻辑符号
D
G5
1D E1
Q
E
Q
Q
逻辑功能 D锁存器的功能表
R =S G 4 & Q4 E 1 & Q3 D S= D G 3 ≥1 G1 Q G2 ≥1 Q
E
D
Q 不 变 0 1
Q
不变
1. 电路结构 主锁存器与从锁存器结 构相同 TG1和TG4的工作状态相同
D 主锁存器 C TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
TG2 TG C
TG4 TG C
1 G2
Q C
1 G4 1
TG2和TG3的工作状态相同
CP
C
2. 由传输门组成的CMOS边沿D触发器 工作原理：
E E
CP
CP
5.1
双稳态存储单元电路
5.1.1 双稳态的概念 5.1.2 双稳态存储单元电路
5.1 双稳态存储单元电路
5.1.1 双稳态的概念
介稳态
G1 1
Q
稳态 0
稳态 1
G2 1
Q
5.1.2 双稳态存储单元电路
1. 电路结构
G1 1
反馈
Q
电路有两个互补的输出端
G2 1 Q
Q端的状态定义为电路输出状态。
JK 触发器
S CP R 1S ＞C1 1R Q Q
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
工作原理： (2) CP由0跳变到1 :
主锁存器 C D TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
C =0，C=1，
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 TG3导通，TG4断开——从锁存器Q的信号送Q端。
0 0 1 Q 1
Q
1 1
1
G3
3 &
Q30 R 1 & 0 1 G6
在CP脉冲的上升沿到来瞬间使触发器的状态变化
2. 典型集成电路-----74LS74
SD
& & &
RD
Q
C P D
&
&
Q
SD CP D RD
S C1 1D R
Q Q
&
5.3.4 触发器的动态特性
动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。
D E Q tSU tW TpL
H
tH TpH
L
4. 典型集成电路
74HC/HCT373 八D锁存器
D0
1 1D C1 C1
D1
1 1D C1 C1
…
…
D7
1 1D C1 C1
…
L 1 E 1 OE
1 … E Q0 E Q1 … E Q7
74HC/HCT373的功能表
输 入 OE LE Dn L H L L
R G1 ≥1
1
Q
0
1
R
G1 ≥1 Q
0
0
G2 ≥1 S Q S
G2 ≥1 Q
0 若初态 Q n = 1
1
0
若初态 Q n = 0
1
1
S=1 、 R=1
无论初态Q
状态不确定
Q n 、Q n 都为0 。
n为0或1，触发器的次态
触发器的输出既不是0态，也不是1态
1
R G1 ≥1 Q
0
当S、R 同时回到0时，由于两个与非 门的延迟时间无法确定，使得触发器
Q
L H H
Q n 1 H
L L
SD
H H
RD
H H
L
具有直接置1、直接置0，正边沿触发的D功能触发器
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
G1 & Q1
响应输入D和 置0维持线 CP信号
CP
& G2
Q2 S
G5 &
Q
根据 S R 确定 触发器的状态
G3 Q3 R &
&
C G6
Q
D
& G4
D G1 1 TG 1TG Q
TG2
C
G1 1
Q
1 G3 1 C G4 G2 1
Q C
2
1 G2
Q
1 G2
Q
E
(c) 工作波形
C D TG
1
TG C C
2
G1 1 TG TG 1 C
Q
D E Q
Q
E
G3 1
C
G4 G2 1 C
Q
3. D锁存器的动态特性
定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。
*5.3.3 利用传输延时的触发器
5.3.4 触发器的动态特性
5.3 触发器的电路结构和工作原理
1. 锁存器与触发器
E
锁存器在E的高(低)电平期间 对信号敏感
E
触发器在CP的上升沿(下降 沿)对信号敏感
在VerilogHDL中对锁存器与 触发器的描述语句是不同的
CP
CP
5.3 触发器的电路结构和工作原理 5.3.1 主从触发器
VI1
G1 1
VO1
Q
1 VI2 G2 VO2
Q
0
介稳态 点
a
b
稳态点 ( Q =0)
图中两个非门的传输特性
υI1 (=υO2)
5.2 锁存器 5.2.1 SR 锁存器 5.2.1 D 锁存器
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
R G1 ≥1 Q
+VDD 或非门 G1 Q T3 或非门 G2 Q T6
74HC/HCT74的逻辑符号和功能表 74HC/HCT74的功能表 输
1S 1C D 1D P 1R D 2S 2C D 2D P 2R
D
S C1 1D R S C2 2D R
国标逻辑符号
1Q 1Q 2Q 2Q
SD
L H L
RD H
入 CP × × × CP ↑ ↑
输 出 D × × × D L H Q H L H Qn+1 L H
1 0
功能
0
1 1
×
0 1
保持
置0 置1
G5
E=0 E=1
不变 D=0 D=1 S =0 R=1
Q=0
S =1 R=0
Q=1
2. 传输门控D锁存器
(a) 电路结构
C D TG1 C C
C
(b) E=1时
G1 1
(c) E=0时
TG2导通， TG1断开 Q 不变
D TG
1 TG 2
Q
TG1导通， TG2断开 Q=D
保持时间 脉冲宽度
tH tSU
建立时间 D
C D
C1 1D
Q Q
C P Q Q
tW Tcmin tPHL
tPL
H
传输延时时间
tPHL
tPLH
传输延时时间
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
+5V R vO vO +5V t0 t1 t
t0 t1
+5V 100k A S B 100k +5V R ≥ 1 S 1 74HCT0 2 0 ≥ Q 1
S R Q
2. 逻辑门控SR锁存器 电路结构
G4 R & Q4 G2 ≥1 Q
S G3 E ≥1 & Q3 G1
Q
S=1，R=1：Qn+1=
Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0， 试画出Q3、Q4、Q和Q 的波形。
1 E 2 3 4
G4 R & Q4
G2 ≥1 Q
S R
E ≥1 & S G3 Q3 G1
Q3
Q
Q4 Q Q
5.2.2 D 锁存器
Q n1 D
在CP脉冲的上升沿，触发器按此前的D信号刷新
G1 & 1 Q1 D D Q 2 S 11 G5 & 5
2
& G2 CP G3 3 &