基于CPLD的防抖动开关电路的设计

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按键消抖的原理和基于fpga的消抖设计

按键消抖1功能概述按键开关是各种电子设备不可或缺的人机接口，如电脑的键盘等。

实际应用中，按键开关通常为机械式弹性开关。

当机械点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定接通，断开时也不会马上断开，在闭合和断开的瞬间均伴随有一连串的抖动。

为保证系统及时正确识别，必须对这种情况作出相应处理。

我们称之为按键消抖。

按键消抖可分为硬件消抖和软件消抖。

硬件消抖的原理是在信号输入系统之前消除抖动干扰，在按键较少的情况下比较适宜。

如果按键较多，则使用软件消抖。

软件消抖的实质在于降低键盘输入端口的采样频率，将高频抖动略去。

需要注意的是，软件消抖需要占据一定的系统资源。

尽管硬件消抖和软件消抖能实现按键消抖功能，串行处理的方式都存在一定的局限性，显得不那么完美。

而硬件资源丰富的FPGA系统采用并行处理的模式，利用硬件来减轻软件工作量，通过硬件加速软件消抖处理，即可做到软件消抖并行化，因而在按键消抖处理方面具备非常明显的优势。

优秀的设计程序应该是用最简单的代码（架构、信号）实现功能。

在本例中，我们的只需要用4个信号界定，并用很短的代码即可。

下面我们先来看看功能要求：在系统设计中，消除按键抖动的方法五花八门，无论是硬件电路和软件设计都十分成熟。

在本项目中，我们将用Verilog语言给出具体实现过程，设计一个程序来检查键值，有效滤除按键抖动区间20 ms的毛刺脉冲。

2 设计思路一般按键所用开关为机械弹性开关，由于机械触点的弹性作用，每个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。

因而在闭合及断开的瞬间均伴随有一连串的抖动，如下图。

抖动时间的长短由按键的机械特性决定，一般为5 ms～10 ms。

1图1 按键抖动过程示意当系统检测出按键闭合后，执行一个延时程序，产生5ms～10ms的延时；前沿抖动消失后，再一次检测键的状态；如果仍保持闭合状态电平，则确认为真正有键按下。

当检测到按键释放后，也要给5ms～10ms的延时，待后沿抖动消失后才能转入该键的处理程序。

应用CPLD解决信号跳变时的抖动问题

应用CPLD解决信号跳变时的抖动问题alZou（XXXXXXXXXX公司）摘要：数字信号在跳变时有时会出现抖动，本文介绍应用XX公司自主研发的XXXXXXX系列芯片开发电子产品时如何解决数字信号在跳变时出现抖动的问题。

关键词: CPLD；抖动1.问题的提出2004年下半年，公司先后给我下了两个开发任务：1，为配合公司市场部推销公司自主研发的XXXXXXX系列CPLD芯片，公司要求搞一个CPLD 演示产品；2，针对公司自主研发的EPROM芯片（具体型号我忘了，请审稿的同志帮忙填上；另外，如果发现有需要修改的的地方，审稿的同志有自主修改权，修改后可以不用我再看了），公司要求搞一个EPROM烧录器。

我是个多一事不如少一事的人，就决定将两个项目合成一个搞了。

市场上好一点的EPROM 烧录器一般都是用单片机实现的，我决定用XXXXXXX代替单片机，开发一款EPROM烧录器，当然同时也可达到演示CPLD芯片应用的目的。

EPROM烧录器的原理框图如下：CPLD与PC机之间通过并口连接，完成通信功能。

由于PC机并口的资源有限，只有一个八位的数据端口，而EPROM芯片仅地址线一般就有十几条。

因此，需要进行端口扩展，将一个八位的数据端口扩展为两个地址端口（高八位地址和低八位地址）和一个数据端口。

数据端口和地址端口扩展的实现基本上是一样的，为了简化问题，本文只讨论一个PC机的八位数据端口扩展成两个地址端口的问题。

我的基本思路是：为了节省并口资源，PC机与XXXXXXX之间的地址下传用八条数据线和一条控制线完成。

PC端：高八位地址和低八位地址分两次送出，每次地址上线时，通过控制线的下降沿通知CPLD。

PC端的程序流程图如下：CPLD端：在CPLD内部设置一个计数器，用于计下控制线下降沿到来的次数，如果是第一次，就将数据线锁存到高八位地址；如果是第二次，就将数据线锁存到低八位地址。

CPLD 端的程序流程图如下：CPLD端的VHDL代码如下：library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity EPROM isp ort (pc_data: in STD_LOGIC_VECTOR (7 downto 0);pc_control: in STD_LOGIC;reset: in STD_LOGIC;eprom_high_address: out STD_LOGIC_VECTOR(7 downto 0);eprom_low_address: out STD_LOGIC_VECTOR(7 downto 0) );end EPROM;architecture EPROM of EPROM isSIGNAL count:STD_LOGIC_VECTOR(1 downto 0);beginPROCESS(reset,pc_control)BEGINIF (reset =’0’) THENcount <= “00”;ELSIF (pc_control 'EVENT AND pc_control ='0') THENIF (count="00") THENeprom_high_address <= pc_data;count <= count + '1';ELSIF (count="01") THENeprom_low_address <= pc_data;count <= "00";END IF;END IF;END PROCESS;end EPROM;如此简单的问题加上如此简单的解决方案，我没想到在进行硬件调试时会出现问题。

基于CPLD的PWM控制电路设计说明

一种基于 CPLD 的 PWM 控制电路设计
2008 年 08 月 04 日
社区交流
介绍了利用硬件描述语言 VHDL 设计的一种基于 CPLD 的 PWM 控制电路，该ＰＷＭ控制电路具有 PWM 开关频率可调，同侧２路信号互锁、延时时间可调、接口简单等特点，可应用于现代直流伺服系统。
在直流伺服控制系统中,通过专用集成芯片或中小规模的数字集成电路构成的传统 PWM 控制电路往往存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点因此 PWM 控制电路的模块化、集成化已成为发展趋势.它不仅可以使系统体积减小、重量减轻且功耗降低,同时可使系统的可靠性大大提高.随着电子技术的发展,特别是专用集成电路(ASIC)设计技术的日趋完善,数字化的电子自动化设计(EDA) 工具给电子设计带来了巨大变革,尤其是硬件描述语言的出现,解决了传统电路原理图设计系统工程的诸多不便.针对以上情况,本文给出一种基于复杂可编程逻辑器件(CPL D)的 PWM 控制电路设计和它的仿真波形. 1 PWM 控制电路基本原理
‘0'; Q<=Qs; cao<=reset or caolock; end a_counter;
在原理图中,延迟模块必不可少,其功能是对 PWM 波形的上升沿进行延时,而不影响下降沿,从而确保桥路同侧不会发生短路.其模块的 VHDL 程序如下:
entity delay is port(clk: in std_logic; input: in std_logic_vector(1 downto 0); output:out std_logic_vector(1 downto 0) end delay; architecture a_delay of delay is

基于CPLD的开关电容组式跟踪滤波器设计与实现

ｗｏｒｋｗｅｌｌｏｎｔｈｅｒｅｆｑｕｅｎｃｙｂａｎｄｂｅｔｗｅｅｎ１ＭＨｚｔｏ３０ＭＨｚ．Ｔｈｅｅｘｐｅｒｉｍｅｎｔａｌｓｏｓｈｏｗｓｔｈａｔｔｈｅｄｅｓｉｇｎｐｒｏｖｉｄｅｓａｓｔａｂｌｅｂａｎｄｗｉｄｔｈａｎｄｈｉｇｈｅｒｔｅｍｐｅｒａｔｕｒｅｓｔａｂｉｌｉｔｙ．Ｔｈｅｏｂｓｅｒｖｅｄｄａｔａｏｆｔｈｅｉｆｌｔｅｒｓｈｏｗｓｔｈａｔｔｈｅ３ｄＢｂａｎｄｗｉｄｔｈｉｓ３００ｋＨｚｔｏ７００ｋＨｚ，ｗｉｔｈ
ＰｅｎｇＹｏｎｇｂａｎｇ，ＳｕｎＦｅｎｇｌｏｕ，ＬａｎＪｉａｐｉｎｇ，ＣｈｅｎＫｕｎ
（ＣｏｌｌｅｇｅｏｆＥｌｅｃｔｒｏｎｉｃｓａｎｄＩｎｆｏｒｍａｔｉｏｎＥｎｇｉｎｅｅｉｒｎｇ，Ｓｏｕｔｈ —ＣｅｎｔｒａｌＵｎｉｖｅｒｓｉｔｙｆｏｒＮａｔｉｏｎａｌｉｔｉｅｓ，Ｗｕｈａｎ４３００７４，Ｃｈｉｎａ）
Ｄｅｓｉｇｎａｎｄｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆｔｈｅｓｗｉｔｃｈ－ｃａｐａｃｉｔｏｒ－ｇｒｏｕｐ－ｓｔｙｌｅ

基于VHDL语言的几种消抖电路的设计

图1是N为3的波形仿真图，当按键持续时间大于3个时钟周期，计数器输出一个单脉冲，其宽度为1个时钟周期，小于3个时钟周期的窄脉冲用作模拟抖动干扰，从图1可以看出，抖动不能干扰正常的单脉冲输出。

该方案的特点是能很好消除按键抖动产生的窄脉冲，还可以滤去干扰、噪音等其他尖峰波，但遇到脉宽大于N个Tclk时钟周期的干扰、噪音等时会有输出从而产生误操作，而对于按键操作要求按键时间必须大于N个Tclk时钟周期，否则按键操作也没有输出。

1．2计数器型消抖电路(二)计数器型消抖电路(二)是控制计数器工作一个循环周期(N+1个状态)，且仅在计数器为0时输出为“1”。

电路设计了连锁控制设施。

在计数器处于状态0时，此时若有按键操作，则计数器进入状态1，同时输出单脉冲(其宽度等于时钟周期)。

计数器处于其他状态，都没有单脉冲输出。

计数器处于状态N时，控制en='0'，导致计数器退出状态N，进入状态0。

计数器能否保持状态0，取决于人工按键操作，若按键key_in='1'，控制en='1'(计数器能正常工作)，key_in='0'，计数器状态保持。

显见计数器处于状态0，人工不按键，则计数器保持状态0。

图2是N为7的波形仿真图。

在计数器状态为0时，key_in有按键操作，计数器开始连续计数直到计数器状态为0；计数器状态为1-7时，key_in任何操作对计数器工作无影响，计数器在状态为1时，输出一个单脉冲，脉冲宽度为1个时钟周期。

该设计方案的特点是能很好消除按键抖动产生的连续脉冲，对按键时间没有要求，缺点是在计数器状态为0时，遇到干扰、噪音等时会有输出，从而产生误操作。

2D触发器型消抖电路D触发器型消抖电路设计了三个D触发器与一个三输入与门。

三个D触发器串行连接，其Q输出端分别与三输入与门的输入端连接，D触发器型消抖电路RTL电路如图3所示。

图4为D触发器型消抖电路波形仿真图，由图可见，当按键操作时间大于或等于clk 时钟周期的3倍时，输出一个正脉冲，正脉冲的宽度比key_in少2个clk时钟周期。

基于CPLD的多路数字开关电路的设计

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基于ＣＰＬＤ的多路数字开关电路的设计
作者：曾全胜
来源：《电子世界》2005年第04期
摘要文中介绍了多路数字开关电路的基本结构及工作原理，采用VHDL语言实现了基于
多路选择的数字开关电路，并通过计算机仿真进行了验证。

由于采用CPLD芯片来实现，因而具有高集成度与高可靠性的特点。

在现代工业自动控制系统、测量仪器仪表及家用电子产品中，广泛应用着各种多路机械触点的旋钮开关。

这类开关存在故障率高、换挡易错位、不易维护等缺点。

本文提供的数字开关电路，不仅克服了机械开关的上述缺点，若采用不同的外围电路，还具有自动换挡、高速切换等优点。

基于CPLD的开关综合保护器设计

ＯＭ键ＩＥＲ／）８５盘Ｅ９Ｗ广ＰＡＣＴ５微制控Ｄ器
系统设计除使用ＣＬＰＤ作为核心外，使用还Ａ８Ｓ２单片机作为整修系统的数据处理器。Ｔ９５Ａ９５ｓ２把ＥＭ１８经Ａ００Ｐ７２Ｄ８９得到的数据分
设计中，当井下工作环境恶劣，各种干扰信号过大
时，序经常出现 “ 飞 ” 象；且所要采集的程跑现并电压电流信号有８路，中有三路电流信号和两其相电压信号是模拟交流信号，采样速度要求很其高，Ｔ９５ＷＤ的工作频率最大只有３ＭＨ，Ａ８Ｃ５０ｚ对
一一
液晶显示模块广———
—电《路一报警盘Ｅ— ＰＣＭ键Ｐ７ＬｌＤ２８ ∈ 一
ｅ钟电路一时
于低压信息的高速采集有 “ 力不从心 ” 之感。而
复杂的可编程逻辑器件ＣＬＰＤ的出现很好的解决
了以上问题。以ＣＬＰＤ—ＥＭ１８Ｌ８Ｐ７２ＳＣ４为核心、
图２新型ＣＬＰＤ综合保护器内部框图
二、新型高压智能保护器的设计
１控制核心 — — ＣＰＤ．Ｌ
以Ａ８Ｓ２为辅助构成的新型低压智能保护器Ｔ９５的框图如图２所示。
ＣＬ采用的是ＥＭ７２ＳＣ４—１，是ＰＤＰ１８Ｌ８５它
有８路模拟开关，辨率为８位，换时间约分转

基于可编程逻辑器件去除电路中抖动设计

２２数字电路中产生边沿抖动的原因．
数字电路中产生边沿抖动主要发生在以下几个方
面：１不匹配终端长线效应，２逻辑设计的缺陷ｉ３（）（）（）开关器件的多次触发。开关器件的多次触发是最常见
Ａｂｔａｃ：ＰｓｒｔＬＤｓｏｔｎｕｅｏｄｓｇｏｐｃｆｃｃｒｕｉｎｏｄｒｔｏｖｏｅｓｅｉｌｐｏｌｍｓＴｓｐｐｒｉｔｏｕｅｉｆｅｓｄｔｅｉｎｓｍｅｓｅｉｉｉｃｔｉｒｅｏｓｌｅｓｍｐｃａｒｂｅｓ．ｈｉａｅｎｒｄｃｓａ
（ｈｃｏｌｆａｕｅｎ— ｎｒｌｅｈ＆Ｃｍｍｕｉａｉｎｎｉｅｒｇ，ｒｉｉｅｓｔｆｃｅｃｎｅｈｏｏｙＴｅＳｈｏｓｒｍｅｔｏＭｅＣｏｔｃｏＴｏｎｃｔｓｇｎｅｉＨａｂｎＵｎｖｒｉｏｉｎｅａｄＴｃｎｌｇ，ｏＥｎｙＳＨａｂ１０４Ｃｈｎｒｍ５００ｉａ）
２边沿抖动的产生原因
２１模拟电路中产生边沿抖动的原因．
当模拟信号向数字信号转化时常常出现抖动现象，
即，模拟信号离散成数字信号，要有三种情况：主一是转换电路本身产生，二是输入模拟信号失真；三是对摸拟信
收稿日期：２８１００ —０ — ４０
；＞．，ｏ。输入ＬＤ３Ｖｃ；Ｈ：Ｏ７Ｖ￣．Ｈ：Ｏ９Ｖｃ：＜．＊ｃ＞．＊ｏ５Ｊ

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摘要：本文介绍了一种基于ＣＬＰＤ的防抖动开关电路的设计，利用ＶＤ语言编程，依靠ＣＬＨＬＰＤ内的硬件资源来实现，可以作为一个实用的防抖动接口电路在电子系统设计中应用，提高系统的抗干扰能力。
关键词：防抖动：电路设计：ＣＬＰＤ：ＶＤＨＬ中图分类号：Ｔ３１２Ｐ３．文献标识码：Ｂ文章编号：１７ — ７２（０８７０８ — ３６１４９一２０）— ０９０
，
ｔｉｒｏｍｐｏｖｅｈｅａｎ－ｓｋｉｇｔｔｉｈａｎ
Ｋｅｗｏｄｖｒｓ：Ａｔｉｓａｉｇ；ＣｒｕｔＤｓｇ；ＣＬ；ＶＤｎ —ｈｋｎｉｃｉｅｉｎＰＤＨＬ
‘
０引言
高，体积加大。
在许多数字电子系统中，要通过拨动开关、都按钮或继
公司的ｃＬ— ＰＤ
Ⅱ。
ＥＭ１８，Ｐ７２ｓ软件使用Ａｔｒ公司的ＭｘＰｕｌｅａａ＋ｌｓ
ＳＩＧＮ￣ｃｐＳＴ：Ｄ
—
ＩＧＣ；／定义内部信号ｃＩ／Ｏｐ
ＳＩＡＬＧＮｃｏ４：ｉｅｇｒｇ０ｎｔｎｔｅｒａｎｅｔｏ３；
ｉｎｔｈｅｄｅｉｎｅｌｔｎｉｓｙｔｅｐａｃｃａｓｇｎｏｆａｅｃｒｏｃｓｍａｓａｒｔｉａｌｎｔｉｈ —ｓａｋｉｉｎｇｎｔｅｆａｃｉｃｕｔｒｃｅｒｉａｂｉｌｙｉｔｏｆｈｅｙｓｍ．ｔｓｔｅ
法加以实现，应用十分方便，并具有高集成度、高性能、低成本等特点。ＰＤＬ的种类很多，高密度ＰＤＬ主要有复杂可编程逻辑器
件（ＰＤ和现场可编程门阵列（ＰＡ。ＣＬ）ＦＧ）本设计选用Ａｔｒｌｅａ
１７
０
．
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在实际应用电路中，一般采用的方法是利用Ｒ触发器Ｓ来实现。另外，利用模拟开关集成电路（Ｃ４５）防抖如Ｄ０３或动专用集成电路（ＩＸ８６６１）￣Ｍ６１ — ８８也可以实现防抖动。Ａ但
是上述方法均需增加硬件电路，系统电路变复杂，使成本提
ＡｂｔａｔｈｉａｅｎｒｄｃｓｔｅｄｓｇｆａｎｉｓａｉｇｃｒｕｔｂｓｄｏＰＤｗｉｈｃｎｂｅｌｚｄｓｒｃ：Ｔｓｐｐｒｉｔｏｕｅｈｅｉｎｏｎａｔ — ｈｋｎｉｃｉａｅｎＣＬ，ｈｃａｅｒａｉｅ
ｂｙｅｐｎｄｉｏｔａｒｗａｒｏｕｒｓｎＣＰｄｙｐｒｒｍｉｇｎＨＤｌｎｇｇｅ．ＴｃｉｃｕｉａｎｂｅａｐｌｅｄｅｎｇｎｈｅｈｄｒｅｅｓｃｅｉＬＤａｎｂｏｇａｍｎｉＶＬａｕａｈｅｒｔｃｐｉｄ
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基
于
０
’ Ｄ
广
ＣＬ的防抖云Ｐ。力开关电路的设计
Ｄｓｇ０ａｎｉｓａｉ９ｗｃｒｕＢｓｄｎＣＬｅｉｎｆｎＡｔ－ｈｋｎＳｉｈＣｉｃｉａｅｏＰＤｔｔ
现代电子技术已进人数字化、大规模集成时代，设计开
发方法是基于电子设计自动化（Ｄ）和可编程或定制集成ＥＡ电路，采用可编程逻辑器件（Ｌ）的电子系统设计越来越ＰＤ多。此时，我们可以利用ＰＤＬ器件内部的硬件资源来实现防抖动，在提高电路性能的同时保持整体电路的简洁。１防抖动电路的ＶＨＤＬ程序设计１１ＰＤＨＬ述．Ｌ与Ｄ概ＰＤ２Ｌ是０世纪８年代发展起来的新型器件，是一种由０用户根据自己的需要来设计逻辑功能并对其进行编程后才实
电器等与传感器或人工操作设备发生联系，由机械触点实现开关的闭合和断开。由于机械触点存在弹性，当机械开关闭合时会产生反弹，出现 “ 抖动”现象。所谓 “ 抖动” 现象是指开关的两个触点要经历一个长达数毫秒的接通、断开、再接通、再断开，循环往复，直至最后接通的过程，反映在电信号上将产生不规则的脉冲信号。例如设开关接通表示 … ｌ，断开表示 “ ” ０，我们将开关接通是希望输入一个 “ ” 由于抖动，结果却输入了一连串的１，但
“” “” 这些因抖动而产生的干扰信号输入到数字系统１和０。
中将会干扰正常的逻辑关系，必须设置防抖动开关电路加以பைடு நூலகம் 克服。
现所需功能的器件。其内部含有大量组成数字电路的最小单
元—— 门电路，这些门电路并没有固定连接，并且输入、输出脚的连接可由用户设置，这些门电路的连接是通过编程方
．
０
的防抖动
开关
邓海ＤｎＨｉｅｇａ
电路的
（江西财经大学电子学院，江西
南昌３０１）３０３
计设
（ｌｃｒｎＩｓｉｕｅｉｎｘｎｖｒｉｙｏＦｎｎｅａｄＥｏｏｉｓｉｎｘａｃａｇ３０１）Ｅｅｔｏｎｔｔｔ，ＪａｇｉＵｉｅｓｔｆｉａｃｎｃｎｍｃ，ＪａｇｉＮｎｈｎ３０３