利用VHDL设计乘法器

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VHDL的乘法器设计——数字电路课程设计

cout=>e,s=>s4(2)); u11:full_adder port map (a=>d3(3),b=>d3(4),cin=>e,
cout=>c4,s=>s4(1));
------------------------------last u12:full_adder port map (a=>d4(1),b=>d4(2),cin=>d4(3),
【第二章】：设计思路及方案算法结构（无符号）
由上图可见，乘法的运算最终是加法的运算，两个 4BIT 输入，输出为 7BIT。模块一、半加器：单比特输入相加，
模块二、全加器：由两个半加器组成，有一个进位输入，
模块三、进位保留加法器：
3
最终程序结构图
流水设计的原理：在前向割集上加入四级流水
图一图二
elsif clk'event and clk='1' then
--------------------------------------first d1(1)<= x(1); d1(2)<= x(2); d1(3)<= x(3);
7
d1(4)<= x(4); d1(5)<= x(5); d1(6)<= x(6); d1(7)<=c1(1) ; d1(8)<=s1(1); d1(9)<= x(9); d1(10)<=x(10); d1(11)<=c1(2); d1(12)<=s1(2); d1(13)<=x(13); d1(14)<=c1(3) ; d1(15)<=s1(3) ; d1(16)<=x(16);

原码一位乘法器设计实验报告

原码一位乘法器设计实验报告一位乘法器设计实验报告本次实验的目的是设计一个1位乘法器，使用VHDL语言在FPGA平台上进行编程，以模拟数字系统中常用的数字乘法操作。

（1）实验介绍本次实验采用FPGA对1位乘法器进行设计，通过综合语言VHDL对1位乘法器进行编程，实现乘法操作，考核我们所学习到的技能，及其在数字电路中的运用。

（2）原理1位乘法器（One-bit Multiplier）主要包括一个数据输入端A，输入一位A；B输入端，输入一位B；两个控制端，乘法指令和正负指令；产生和端为Cout，乘法结果输出端为Dout。

1位乘法器的功能是：如果A、B都为0时，整个乘法器保持空闲，如果A>0或者 B>0，就会开始乘法运算，Cout为A与B的AND运算结果，Dout=A*B，即当B=1时，Dout=A；当B=0时，Dout=0。

（3）实验流程（1）设计多位乘法器的功能模块，完成模块之间的接口描述；（2）设计1位乘法器的VHDL代码，其中包括输入、输出、控制部分；（3）利用Xilinx ISE 14.6完成编译，查看综合错误情况；（4）绘制电路图，添加模块；（5）进行仿真测试，将模块内各部分功能输入实际值，验证运算正确性；（6）在DE2开发板上运行代码，上传新的程序，查看实际运行情况，确认乘法器可以正确工作；（7）验证结果，完成整个乘法器的设计。

（4）实验结果本次实验通过编写VHDL语言，绘制电路图，仿真测试，烧写程序等步骤，设计出一位乘法器，实现了正确乘法运算功能，实验结果如下图所示：此外，实验中使用的FPGA开发板的硬件设计采用Cyclone ll，有良好的性能和可编程性，在编程和复杂数字电路处理领域有很强的优势。

（5）总结本次实验通过实验，熟悉了1位乘法器的结构及其工作原理，掌握综合语言VHDL和FPGA编程技术，掌握了数字电路设计。

最后，本次实验完成了乘法器的设计，检验结果满足预期，获得有意义的实验教训，实现了实验目标。

VHDL移位相加8位硬件乘法器电路设计

课程名称：EDA技术实验实验名称：移位相加8位硬件乘法器电路设计一、实验目的：1、学习移位相加8位硬件乘法器电路设计；2、进一步提高学生应用EDA技术进行项目设计的能力。

二、实验原理纯组合逻辑结构构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器；基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。

本实验由8位加法器构成的以时序逻辑方式设计锝位乘法器，具有一定的实用价值。

其原理是：乘法通过逐位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全0相加，直至被乘数的最高位。

三、实验内容1、打开Q 软件，新建VHDL程序输入文件，用VHDL语言设计乘法器的各个模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT ( CLK : IN STD_LOGIC;LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB : OUT STD_LOGIC );END SREG8B;ARCHITECTURE behav OF SREG8B ISSIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS (CLK,LOAD)BEGINIF LOAD = '1' THEN REG8 <= DIN;ELSIF CLK'EVENT AND CLK = '1' THENREG8(6 DOWNTO 0) <= REG8(7 DOWNTO 1);END IF;END PROCESS;QB <= REG8(0);END behav;图1.1 8位右移寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD-LOGIC_UNSIGNED.ALL;ENTITY ADDER8 ISPORT(B,A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0));END ADDER8;ARCHITECTURE behav OF ADDER8 ISBEGINS <= '0'&A+B;END behav;图1.2 8位加法器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT ( ABIN : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ANDRITH;ARCHITECTURE behav OF ANDARITH ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN 0 TO 7 LOOPDOUT(I) <= DIN(I) AND ABIN;END LOOP;END PROCESS;END behav;图1.3 选通与门模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT ( CLK,CLR : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(8 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END REG16B;ARCHITECTURE behav OF REG16B ISSIGNAL R16S :STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINPROCESS(CLK,CLR)BEGINIF CLR = '1' THEN R16S <= (OTHERS =>'0');ELSIF CLK'EVENT AND CLK = '1' THENR16S(6 DOWNTO 0) <= R16S(7 DOWNTO 1);R16S(15 DOWNTO 7) <= D;END IF;END PROCESS;Q <= R16S;END behav;图1.4 16位锁存器2、对各个模块进行编译并打包成电路元件，如上图1所示。

基于VHDL语言的乘法器的设计

利用VHDL設計乘法器Implement of Multiplier by Using VHDL許地申Dih-Shen Hsu中華技術學院電機系副教授Associate ProfessorDepartment of Electrical EngineeringChina Institute of Technology摘要在計算機結構裡加，減，乘，除是常被用到的運算，本文提出以非常高速積體電路硬體描述語言(VHDL)來描述硬體，說明如何將兩個運算元作相乘的運算。

我們首先以無號數整數做乘法運算來說明其原理，設計其電路結構。

其實在VHDL 程式中，我們更可以載入STD_LOGIC_ARITH與STD_LOGIC_UNSIGNED元件盒之後，直接進行乘法運算，既簡單又容易擴充。

最後，我們將以4-bit X 4-bit 的例子來做電路描述、電路合成、電路模擬並以七段顯示器將其結果顯示出來。

關鍵字：非常高速積體電路硬體描述語言、電路描述、電路合成、電路模擬AbstractWe have known operation that perform addition, subtraction, multiplication, and division. In this paper we are presented primarily to describe hardware using by VHDL. We can explain how multiplication may be performed for two operand. Multiplication of unsigned numbers illustrates the main issues involved in the design of multiplier circuit. In fact, after the STD_LOGIC_ARITH and STD_LOGIC_UNSIGNED packages were added to the VHDL program, it became not only simple but also easy to extended. Next, consider a 4 x 4 example to circuit description, circuit synthesis, and circuit simulation by using VHDL. Finally, this approach can also be displayed by 7-segment.Keyword : VHDL , circuit description , circuit synthesis, circuit simulation壹.簡介VHDL是Very High Speed Integrated Circuit Hardware Description Language 的英文縮寫。

第3章二进制乘法器的VHDL设计

0 00 0 0 00 0
1011
0 01 0 1 10 0
+
1011
0 10 1 1 00 0
r 1 0 0 0 1 11 1 r 1 0 0 0 1 1 1 1
★二进制数相乘可以用移位相加计算
3.5 乘法器及其VHDL表述
3.5.3 移位相加型乘法器的VHDL表述方法--（11）例3-13
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity mult4b is
3.5 乘法器及其VHDL表述
3.5.1 统计位矢中含‘1’个数的电路模块设计⑩【例3-12】
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cntc is
port(din :in std_logic_vector(7 downto 0);
❖左移，SRA算术右移，ROL逻辑循环左移，ROR逻辑循环右移
3.5 乘法器及其VHDL表述
例3-13仿真结果
UNSIGNED
由INTEGER, UNSDGNED,
SIGNED 转换为
STD_LOGIC_VECTOR
❖2、generic参数定义语句
类属GENERIC常用来定义实体端口大小，数据宽度，元件例化数目等。一般在简单的设计中不常用。
3.5 乘法器及其VHDL表述
❖3、整数数据类型integer
s:integer :=4； SIGNAL C :INTEGER RANGE 1 TO 7; 实际上一个整数是由32位二进制码表示的带符号数的范围。

vhdl 四位流水线乘法器

实验二四位流水线乘法器一、实验目的1．了解四位并行乘法器的原理。

2．了解四位并行乘法器的设计思想和流水线的实现方法。

3．掌握用VHDL 语言实现基本二进制运算的方法。

二、实验内容与要求通过开关和键盘输入两组4BIT的二进制数据，按照二进制加法器原理进行加和，求出和及进位，并通过LED显示灯输出显示，完成编译、综合、适配、仿真、实验箱上的硬件测试。

三、实验原理流水线结构的并行乘法器的最大有点就是速度快，尤其实在连续输入的乘法器中，可以达到近乎单周期的运算速度。

流水线乘法器是组合逻辑电路实现无符号数乘法的方法上发展而来的。

其关键是在组合逻辑电路的基础上插入寄存器。

假如有被乘数A 和乘数B，首先用A 与B 的最低位相乘得到S1，然后再把A 左移1 位与B 的第2 位相乘得到S2，再将A 左移3 位与B 的第三位相乘得到S3，依此类推，直到把B 的所有位都乘完为止，然后再把乘得的结果S1、S2、S3……相加即得到相乘的结果。

需要注意的是，具体实现乘法器是，并不是真正的去乘，而是利用简单的判断去实现，举个简单的例子。

假如A 左移n 位后与B 的第n 位相乘，如果B 的这位为‘1’，那么相乘的中间结果就是A 左移n 位后的结果，否则如果B 的这位为‘0’，那么就直接让相乘的中间结果为0 即可。

带B 的所有位相乘结束后，把所有的中间结果相加即得到A 与B 相乘的结果。

在此基础上插入寄存器即可实现流水线乘法器。

四、实验平台（1）硬件：计算机、GX-SOC/SOPC-DEV-LABCycloneII EP2C35F672C8核心板（2）软件：Quartus II软件PIN_AF8 DATAOUT[4] LED4PIN_AE7 DATAOUT[5] LED5PIN_AF7 DATAOUT[6] LED6PIN_AA11 DATAOUT[7] LED7PIN_AE21 BCD[0] 数码管DP4BPIN_AB20 BCD[1]PIN_AC20 BCD[2]PIN_AF20 BCD[3]PIN_AE20 BCD[4] 数码管DP5BPIN_AD19 BCD[5]PIN_AC19 BCD[6]PIN_AA17 BCD[7]PIN_AA18 BCD[8] 数码管DP6BPIN_W17 BCD[9]PIN_V17 BCD[10]PIN_AB18 BCD[11]六、仿真截图七、硬件实现八、程序代码1---clkgen.vhdlibrary IEEE;-- 1HZuse IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clkgen isport (CLK : in std_logic;CLK1HZ: out std_logic);end entity;architecture clk_arch of clkgen issignal COUNT : integer range 0 to 50000000; --50MHZ -->1hz begin -- 50M/1=50000000 PROCESS(CLK)BEGINif clk'event and clk='1' thenIF COUNT= 50000000 thenCOUNT<=0;ELSE COUNT<=COUNT+1;END IF;END IF;END PROCESS;PROCESS(COUNT)BEGINIF COUNT= 5000000 THEN -- 1HZCLK1HZ<='1';ELSE CLK1HZ<='0';END IF;END PROCESS;end architecture;2—BCD-- 输出控制模块，把乘法器的输出转换成BCD码在数码管上显示、-- SCKZ.VHDlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity BIN2BCD isport ( DIN: in std_logic_vector(7 downto 0); ---The input 8bit binaryBCDOUT: out std_logic_vector(11 downto 0)--输出显示, 已转换成BCD码);end entity;architecture arch of BIN2BCD issignal data2,data3,data4 :std_logic_vector(9 downto 0);-- 输出数据缓存signal hundred,ten,unit:std_logic_vector(3 downto 0);--signal bcdbuffer:std_logic_vector(11 downto 0);---2'1111_1001_11=999beginBCDOUT<= bcdbuffer;bcdbuffer(11 downto 8)<=hundred;bcdbuffer(7 downto 4)<=ten;bcdbuffer(3 downto 0)<=unit;get_hundred_value:process(data2)beginDA TA2<="00"&DIN;---get hundred valueif data2>=900 thenhundred<="1001";--9data3<=data2-900;elsif data2>=800 thenhundred<="1000";--8data3<=data2-500;elsif data2>=700 thenhundred<="0111";--7data3<=data2-700;elsif data2>=600 thenhundred<="0110";--6data3<=data2-600;elsif data2>=500 thenhundred<="0101";--5data3<=data2-500;elsif data2>=400 thenhundred<="0100";--4data3<=data2-400;elsif data2>=300 thenhundred<="0011";--3data3<=data2-300;elsif data2>=200 thenhundred<="0010";--2data3<=data2-200;elsif data2>=100 thenhundred<="0001";--1data3<=data2-100;else data3<=data2;hundred<="0000";end if;end process; ---get_thousand_valueget_tens_value:process(data3) begin---get tens placeif data3>=90 thenten<="1001";--9data4<=data3-90;elsif data3>=80 thenten<="1000";--8data4<=data3-50;elsif data3>=70 thenten<="0111";--7data4<=data3-70;elsif data3>=60 thenten<="0110";--6data4<=data3-60;elsif data3>=50 thenten<="0101";--5data4<=data3-50;elsif data3>=40 thenten<="0100";--4data4<=data3-40;elsif data3>=30 thenten<="0011";--3data4<=data3-30;elsif data3>=20 thenten<="0010";--2data4<=data3-20;elsif data3>=10 thenten<="0001";--1data4<=data3-10;else data4<=data3;ten<="0000";end if;end process; ---get_ten_valueget_unit_value:process(data4)begin--unit's orderif (data4>0) thenunit<=data4(3 downto 0);else unit<="0000";end if;end process;end arch;3 multi4b --------------------------------------------------------------------------------/ -- DESCRIPTION : Signed mulitplier:-- AIN (A) input width : 4-- BIN (B) input width : 4-- Q (data_out) output width : 8-- 并行流水乘法器--------------------------------------------------------------------------------/--10 × 9 = 90-- 1 0 1 0-- 1 0 0 1 =-- --------------- 1 0 1 0-- 0 0 0 0 --partial products-- 0 0 0 0-- 1 0 1 0-- -------------------- 1 0 1 1 0 1 0--parallel : process all the inputs at the same time--pipeline : use several stages with registers to implement it----关键思想，插入寄存器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity multi4b isport ( CLK: in STD_LOGIC; ---system clockAIN: in STD_LOGIC_VECTOR (3 downto 0); ---one inputBIN: in STD_LOGIC_VECTOR (3 downto 0);-- the other inputdata_out: out STD_LOGIC_VECTOR (7 downto 0)---the result ---make sure the biggest value ,i,e. 1111x1111=1110_0001 can be held in the register );end multi4b;architecture multi_arch of multi4b issignal A,B :std_logic_vector(3 downto 0); --input register---registers to hold the result of the first processing---registers added to make use of pipeline, the 1st stagesignal A_MULT_B0: STD_LOGIC_VECTOR (3 downto 0);signal A_MULT_B1: STD_LOGIC_VECTOR (3 downto 0);signal A_MULT_B2: STD_LOGIC_VECTOR (3 downto 0);signal A_MULT_B3: STD_LOGIC_VECTOR (3 downto 0);---register to hold the result of the multipliersignal C_TEMP : STD_LOGIC_VECTOR (7 downto 0);beginPROCESS(CLK,AIN,BIN)beginif CLK'EVENT AND CLK='1' THEN-- multiplier operand inputs are registeredA<= AIN;B<= BIN;-----------------Fist stage of the multiplier------------------here we get the axb(0),axb(1),axb(2)，axb(3),i.e.partial products---put them into the responding registersA_MULT_B0(0) <= A (0) and B (0);----- multi 1 , get the a(0) and b(0), & put it into the register A_MULT_B0(0)A_MULT_B0(1) <= A (1) and B (0);A_MULT_B0(2) <= A (2) and B (0);A_MULT_B0(3) <= A (3) and B (0);--10 × 9 = 90-- 1 0 1 0-- 1 0 0 1 =-- --------------- 0 0 0 0 1 0 1 0-- 0 0 0 0 0 0 0 0 --partial products-- 0 0 0 0-- 1 0 1 0-- -------------------- 1 0 1 1 0 1 0A_MULT_B1(0) <= A (0) and B (1);A_MULT_B1(1) <= A (1) and B (1);A_MULT_B1(2) <= A (2) and B (1);A_MULT_B1(3) <= A (3) and B (1);A_MULT_B2(0) <= A (0) and B (2);A_MULT_B2(1) <= A (1) and B (2);A_MULT_B2(2) <= A (2) and B (2);A_MULT_B2(3) <= A (3) and B (2);A_MULT_B3(0) <= A (0) and B (3);A_MULT_B3(1) <= A (1) and B (3);A_MULT_B3(2) <= A (2) and B (3);A_MULT_B3(3) <= A (3) and B (3);end if;end process;--------------------Second stage of the multiplier---------------add the all the partial products ,then get the result of the multiplier C_TEMP<=( "0000" & A_MULT_B0 )+( "000"& A_MULT_B1 &'0' )+( "00" & A_MULT_B2 & "00" )+( '0'&A_MULT_B3 & "000" );--build a signal register output---输出寄存，利于实现流水data_out <= C_TEMP; --output registerend multi_arch;九、实验总结。

乘法器vhdl课程设计

乘法器vhdl课程设计一、课程目标知识目标：1. 理解乘法器的原理及其在数字信号处理中的应用。

2. 掌握VHDL语言的基本语法和结构，能够使用VHDL进行简单的程序编写。

3. 学习并掌握利用VHDL设计乘法器的方法，理解其位运算和结构设计。

技能目标：1. 能够运用所学知识，独立设计并实现一个简单的乘法器VHDL程序。

2. 培养学生利用电子设计自动化（EDA）工具进行代码编写、仿真和测试的能力。

3. 提高学生的问题分析能力，学会使用VHDL解决实际的数字电路设计问题。

情感态度价值观目标：1. 培养学生对于电子信息和数字电路设计的兴趣，激发学生创新精神和探索欲望。

2. 增强团队合作意识，通过小组讨论和协作，提高学生之间的沟通能力和协作解决问题的能力。

3. 强化学生的工程伦理观念，了解所学技术在国家经济发展和国防建设中的重要性，树立正确的价值观。

本课程针对高年级电子信息工程及相关专业学生设计，结合学生已具备的基础知识和课程性质，以实践性和应用性为导向，旨在通过具体的乘法器VHDL课程设计，将理论知识与实践技能相结合，提升学生解决实际工程问题的能力。

通过本课程的学习，学生应能够展示出上述具体的学习成果。

二、教学内容1. 乘法器原理回顾：包括乘法器的基本工作原理，不同类型的乘法器结构对比，以及乘法器在数字信号处理中的应用。

- 相关教材章节：第三章“数字电路基础”，第5节“算术逻辑单元”。

2. VHDL语言基础：VHDL的基本语法，数据类型，信号与变量，运算符，顺序与并行语句，进程，实体和架构等。

- 相关教材章节：第五章“硬件描述语言VHDL”，第1-3节。

3. 乘法器的VHDL设计方法：- 位运算乘法器设计原理与实现。

- 流水线乘法器设计原理与实现。

- 相关教材章节：第五章“硬件描述语言VHDL”，第4节“VHDL设计实例”；第六章“数字信号处理器的硬件实现”，第2节“乘法器的硬件实现”。

4. EDA工具的应用：利用EDA工具进行VHDL代码的编写、编译、仿真和测试。

vhdl 四位流水线乘法器

实验二四位流水线乘法器一、实验目的1．了解四位并行乘法器的原理。

2．了解四位并行乘法器的设计思想和流水线的实现方法。

3．掌握用VHDL 语言实现基本二进制运算的方法。

三、实验原理流水线结构的并行乘法器的最大有点就是速度快，尤其实在连续输入的乘法器中，可以达到近乎单周期的运算速度。

流水线乘法器是组合逻辑电路实现无符号数乘法的方法上发展而来的。

其关键是在组合逻辑电路的基础上插入寄存器。

需要注意的是，具体实现乘法器是，并不是真正的去乘，而是利用简单的判断去实现，举个简单的例子。

带B 的所有位相乘结束后，把所有的中间结果相加即得到A 与B 相乘的结果。

在此基础上插入寄存器即可实现流水线乘法器。

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在计算机结构里加，减，乘，除是常被用到的运算，本文提出以非常高速积体电路硬体描述语言(VHDL)来描述硬体，说明如何将两个运算元作相乘的运算。

我们首先以无号数整数做乘法运算来说明其原理，设计其电路结构。

其实在VHDL 程式中，我们更可以载入STD_LOGIC_ARITH与STD_LOGIC_UNSIGNED元件盒之后，直接进行乘法运算，既简单又容易扩充。

最后，我们将以4-bit X 4-bit的例子来做电路描述、电路合成、电路模拟并以七段显示器将其结果显示出来。

关键字：非常高速积体电路硬体描述语言、电路描述、电路合成、电路模拟Abstract We have known operation that perform addition, subtraction, multiplication, and division. In this paper we are presented primarily to describe hardware using by VHDL. We can explain how multiplication may be performed for two operand. Multiplication of unsigned numbers illustrates the main issues involved in the design of multiplier circuit. In fact, after the STD_LOGIC_ARITH and STD_LOGIC_UNSIGNED packages were added to the VHDL program, it became not only simple but also easy to extended. Next, consider a 4 x 4 example to circuit description, circuit synthesis, and circuit simulation by using VHDL. Finally, this approach can also be displayed by 7-segment.Keyword : VHDL , circuit description , circuit synthesis, circuit simulation利用VHDL 设计乘法器一．简介VHDL是V ery High Speed Integrated Circuit Hardware Description Language 的英文缩写。

是一种快速的电路设计工具，功能涵盖了电路描述、电路合成、电路模拟等三大电路设计工作。

VHDL原来是由美国国防部于70年代开始研究发展的电路设计工具，并于1987年成为IEEE的一种标准语言。

原先发展的目的是为了将电子电路的设计和其内部的含意，用文件的方式储存起来，以便其他人能够轻易地了解电路的设计意义。

这至少意味着两种重大的改变：●设计电路可以透过文字描述的方式，完成设计工作。

●电子电路也可以当作文件一样来储存。

从VHDL每年能够以超过30%的速度快速成长便可以知道VHDL电路设计语言不但功能强大，而且能够满足各个设计阶层的设计工作，从ASIC设计到PCB系统设计，都能够轻易地达成设计工作者的需求。

在产品更换快速的今天，VHDL可以说是符合市场需求，VHDL 有以下之优点：●功能强大。

●设计灵活。

●有各种不同的描述风格。

●可流通性与可携性。

本文将先就无号数整数乘法运算，以四位元乘四位元作解说。

接着也可作有号数两运算元之相乘；其次，载入STD_LOGIC_ARITH与TD_LOGIC_UNSIGNED元件盒之后，直接进行乘法运算；并以七段显示器将其结果显示出来。

二．乘法器基本原理兩个二进位数相乘如十进位数相乘一样。

首先由右至左逐次检查乘数位元是否为1，如为1，将被乘数做适当地移位至适当的位置；如为0，将0放置适当位置。

其次将所有移位之被乘数求其和即为所得之积，此积应为八位元。

利用多重加法器来完成。

即每一步中一个四位元加法器可用来计算其新的部分乘积。

于计算进行时最不重要位元在连续加法中，并不受到影响；因此他们可直接放到最后之乘积中。

三﹑利用VHDL 设计4 X 4乘法器LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY ONE_BIT_ADDER isPORT (A: in STD_LOGIC;B: in STD_LOGIC;C: in STD_LOGIC;S: out STD_LOGIC;C: out STD_LOGIC);END ONE_BIT_ADDER;ARCHITECTURE ONE_BIT_ADDER of ONE_BIT_ADDER isBEGINS <= A XOR B XOR C_in;C_out <= (A and B) or (C_in and (A XOR B));END ONE_BIT_ADDER;LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY multi isPORT (A: in STD_LOGIC_VECTOR (3 downto 0);B: in STD_LOGIC_VECTOR (3 downto 0);data_out: out STD_LOGIC_VECTOR (6 downto 0));END multi;ARCHITECTURE multi_arch of multi isSIGNAL A_MULT_B0: STD_LOGIC_VECTOR (2 downto 0);SIGNAL A_MULT_B1: STD_LOGIC_VECTOR (2 downto 0);SIGNAL A_MULT_B2: STD_LOGIC_VECTOR (2 downto 0);SIGNAL S_TEMP1: STD_LOGIC_VECTOR (1 downto 0);SIGNAL S_TEMP2: STD_LOGIC_VECTOR (1 downto 0);SIGNAL C_TEMP : STD_LOGIC_VECTOR (6 downto 0);SIGNAL C0_out_B0, C1_out_B0, C2_out_B0 : STD_LOGIC;SIGNAL C0_out_B1, C1_out_B1, C2_out_B1 : STD_LOGIC;SIGNAL ZERO: STD_LOGIC;COMPONENT one_bit_adderPORT (A: in STD_LOGIC;B: in STD_LOGIC;C_in: in STD_LOGIC;S: out STD_LOGIC;C_out: out STD_LOGIC);END COMPONENT ;BEGINU_0_0 : one_bit_adder port map (A => A_MULT_B0(1), B => A_MULT_B1(0), C_in => ZERO, S => C_TEMP(1), C_out => C0_out_B0);U_0_1 : one_bit_adder port map (A => A_MULT_B0(2), B => A_MULT_B1(1), C_in => C0_out_B0, S => S_TEMP1(0), C_out => C1_out_B0);U_0_2 : one_bit_adder port map (A => ZERO, B => A_MULT_B1(2), C_in => C1_out_B0, S => S_TEMP1(1), C_out => C2_out_B0);U_1_0 : one_bit_adder port map (A => A_MULT_B2(0), B => S_TEMP1(0), C_in => ZERO, S => C_TEMP(2), C_out => C0_out_B1);U_1_1 : one_bit_adder port map (A => A_MULT_B2(1), B => S_TEMP1(1), C_in => C0_out_B1, S => S_TEMP2(0), C_out => C1_out_B1);U_1_2 : one_bit_adder port map (A => A_MULT_B2(2), B => C2_out_B0, C_in => C1_out_B1, S => S_TEMP2(1), C_out => C2_out_B1);A_MULT_B0(0) <= A (0) and B (0);A_MULT_B0(1) <= A (1) and B (0);A_MULT_B0(2) <= A (2) and B (0);A_MULT_B1(0) <= A (0) and B (1);A_MULT_B1(1) <= A (1) and B (1);A_MULT_B1(2) <= A (2) and B (1);A_MULT_B2(0) <= A (0) and B (2);A_MULT_B2(1) <= A (1) and B (2);A_MULT_B2(2) <= A (2) and B (2);ZERO <= '0';C_TEMP(0) <= A_MULT_B0(0);C_TEMP(4 downto 3) <= S_TEMP2(1 downto 0);C_TEMP(5) <= C2_out_B1;C_TEMP(6) <= A(3) xor B(3);data_out <= C_TEMP;END multi_arch;三．4 X 4乘法器仿真图四．结论VHDL对于电路的设计可以从很高阶的方式写起，也可从低阶的方式，像是电路图(即schematics)，也可以完成我们所需的工作，但电路太复杂时就不适宜。

在位元数少之两运算元相乘的乘法器，先写出其布林方程式，其次利用VHDL程式写法使用基本逻辑运算子将布林方程式描述出来；也可用类似徒手相乘之乘法器结构利用VHDL程式写法如图4及图5。

但位元数增加时两运算元相乘的乘法器即显得更複杂，可用载入STD_LOGIC_ARITH与STD_LOGIC_UNSIGNED元件盒之后，直接进行乘法运算，所得答桉是一样的。