第6章 触发器和时序逻辑电路
第6章_时序逻辑电路 课后答案
第六章 时序逻辑电路【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.3【解】驱动方程:11323131233J =K =Q J =K =Q J =Q Q ;K =Q ⎧⎪⎨⎪⎩ 输出方程:3YQ =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+11313131n 12121221n+13321Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +⎧=+=⎪=+=⊕⎨⎪=⎩ 电路能自启动。
状态转换图如图A6.3【题 6.5】分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
图A6.3Y图P6.5【解】驱动方程: 1221212()D AQ D AQ Q A Q Q ⎧=⎪⎨==+⎪⎩输出方程: 21Y AQ Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+112n+1212()Q AQQ A Q Q ⎧=⎪⎨=+⎪⎩ 电路的状态转换图如图A6.51图A6.5【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A 为输入变量。
AY图P6.6【解】驱动方程: 112211J K J K A Q ==⎧⎨==⊕⎩输出方程: 1212Y AQ Q AQ Q =+将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+111n+1212QQ Q A Q Q ⎧=⎪⎨=⊕⊕⎪⎩ 电路状态转换图如图A6.6。
A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。
01图A6.6【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.7【解】驱动方程: 001023102032013012301;;;J K J Q Q Q K Q J Q Q K Q Q J Q Q Q K Q==⎧⎪=•=⎪⎨==⎪⎪==⎩ 输出方程: 0123Y Q Q Q Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:*00*1012301*2023012*3012303()Q ()Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q⎧=⎪=++⎪⎨=++⎪⎪=+⎩ 设初态Q 1Q 3Q 2Q 1 Q 0=0000，由状态方程可得：状态转换图如图A6.7。
《电子技术基础》第6章时序逻辑电路的分析与设计-1
6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
第6章 时序逻辑电路(sequential logic)
第6章 时序逻辑电路（Sequential Logic）Sequential logic指的是接收到一触发信号才会改变输出的电路，由于要在触发信号出现时才会改变输出情况，因此在触发信号未出现时具有记忆功能。
在VHDL中，sequential logic一般都会写在process之中，下面会将process 的语法做一简单的介绍，并会描述各种不同的sequential logic的表示方式。
6-1 Process的语法结构Process是sequential logic必须使用的语法，以下是process的语法结构。
[ Label ： ]process[(sensitivity list)]Declaration Zone；begin ．process Body Zone；end process [Label]；在process的语法结构中，第一个出现的是Label，它的中括号表示其可以被省略。
Label的目的在于更能让人一目了然地知道之后的process是什么作用，既然要有这种目的，其命名自然相当重要。
否则让人看后更迷糊的1abel还不如省略的好。
在process之后放在中括号内的小括号叫做sensitivity list，是一个敏感信号的列表，当括号内的信号逻辑状态改变时，process的内部才会开始执行动作。
在process之后与begin之前所包含的区域我们称之为Declaration Zone，其作用在于声明一些在这个process中才有的特殊对象，如variable ,file等。
在begin之后的则是process要处理信号的区域，也是整个process的核心区域。
当完成信号状态的设定后，要有end process作为一个process的结束。
若之前使用了1abel的话，在end process之后还要把label补上。
以下是一个没有特别声明的process。
ARstDFF : process (rst, clk)beginif rst = ‘0’ thenq <= ‘0’;elsif clk =’1’ and clk’event thenif ce = ‘0’ thenq <= d;end if;end if;end process ARstDFF;在本例中ARstDFF是一个1abel，其主要目的是在描述后面的process是一个Asynchronise Reset D_type Flip-flop(异步复位D型触发器)。
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
第6章-时序逻辑电路
6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。
如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。
6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。
第六章 时序逻辑电路
Y Q* 0 0 0 1 0 1 0 0 0 1 1
0 0 1 0 0
图6.2.2
6.2.时序逻辑电路的分析方法
三、时序图： 在时钟脉冲 序列的作用下， 电路的状态、输 出状态随时间变 化的波形叫做时 序图。由状态转 换表或状态转换 图可得图6.2.3所 示 图6.2.3
6.2.时序逻辑电路的分析方法
K1 1
6.2.时序逻辑电路的分析方法
（2) 状态方程：
JK触发器的特性方程
Q J Q K Q
*
将驱动方程代入JK触发器的特性方程中，得出电 路的状态方程，即
K1 1 J 1 ( Q 2 Q 3 ) , K 2 ( Q 1Q 3 ) J 2 Q1 , J QQ , K 3 Q2 1 2 3
设初态Q3Q2Q1=000，由状态方程可得：
CLK Q3 Q2 Q1 Q *3 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 4 5 6 0 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 0
Q *2 Q *1 Y 0 1 0
Q 1 * ( Q 2 Q 3 ) Q 1 Q 2 * Q 1 Q 2 Q 1Q 3 Q 2 Q * Q Q Q Q Q 1 2 3 2 3 3
1 1 0 0 1 0 0
0 1 0 1 0 0 0
0 0 0 0 0 1 1
由状态转换表可知，为七进制加法计数器，Y为进位 脉冲的输出端。
6.2.时序逻辑电路的分析方法
二、状态转换图： 将状态转换表以图形的方式 直观表示出来，即为状态转换图 由状态转换表可得状态转换图 如图6.2.2所示
CLK Q3 Q2 Q1 0 0 0 0 1 0 0 1 2 0 1 0 3 4 5 6 0 1 1 1 1 1 1 0 0 0 1 1 0 1 1
第六章 时序电路
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
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G3
& 0 0 RD1
G1
Q 1
(4) S =1，R= 1 违背逻辑关系， 应避免
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&
1
G4
&
G2
Q 1
3. 可控 RS 触发器状态表
CP 0 S
R
Qn 0 1
Qn+1 0 0 1 1 0 1 0 1
功能 保持 置“1‖ 置“0‖
××
1
0 1 0
0
1 0
0 1
0 1
Q 1
RD 封锁 CP 0 1
CP 0 触发器 置“1‖
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D的变化只影响G6的输出。 在C= 1期间，触发器保持“1‖不变
3. 状态表
CP D 0 Qn 0 1 0 1 Qn+1 0 0 1 1 0 1
功能
置“0‖
特性方程：
Qn1 D
(上升沿)
1
置“1‖
4. 逻辑符号
保持不变
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3. 状态表
CP J 1 0 (下降沿) 0 1 0 1 K 0 1 Qn 0 1 0 1 0 1 Qn+1 1 1 0 1 0 1 1 0 Qn 功能 置“1‖
置“0‖
保持
0 1
1 Qn 0
计数
特性方程： Qn1 J Qn KQn
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SD D CP RD S 1D C1 R 时钟上升 沿翻转 Q
例：画出 D 触发器工作波形图。
C D
Q
Q
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五、 触发器逻辑功能的转换
1. 将JK触发器转换为 D 触发器
仍为下降 沿翻转 D 1
SD J CP K RD
S 1J C1 1K R
Q
当D=1时，即J=1， K=0，在CP的下降沿 触发器翻转为“1‖态； 当D=0时，即J=0， K=1，在CP的下降沿 触发器翻转为“0‖态；
0
SD 1
&
G3
& 1 0 RD1
G1
Q 0
(2) S =0，R= 1
&
1
G4
&
G2
Q 1
触发器置“0‖
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当CP = 1时
S CP R 0 SD 1 &
G3
&
1
1 1
RD1
G1
Q
(3) S =0，R= 0 触发器状态不变
& 0
G4
&
G2
Q
S CP R 1
1
SD 1
第六章 触发器和时序逻辑电路
第一节 双稳态触发器 第二节 寄存器 第三节 计数器 第四节 555定时器及其应用 第五节 模拟量和数字量的转换 第六节 数字电路应用实例
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时序逻辑电路：任意时刻的输出不仅取决于当前 的输入信号，而且还取决于电路原来的状态。
具有记忆功能。 触发器是其基本单元。 触发器的分类： 双稳态触发器 1、按其稳定 工作状态分 单稳态触发器 无稳态触发器 主从型触发器 RS触发器 JK触发器 D触发器 T触发器
1 &
G1
0 1 RD 1
Q 1 1
1 0 RD
Q 0 0 Q 1 1
&
G2
Q 0 0
&
G2
1
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(4) SD=0，RD = 0
若先翻转 SD
0 1 1
&
G1
Q 1 0
& RD 0 1
G2
Q 1 1
同时变为“1‖ 时，由 于与非门的翻转时间不 可能完全相同，触发器 状态可能是“1‖态，也 可能是“0‖态，不能根 据输入信号确定。
当CP = 1时
SD J CP K
S
R
主 触 发 器
Q Q
S CP R RD
从 触 发 器
1
主触发器根据 R，S 的状态 Q 翻转，从触发 器的状态保持 不变。 S JQ R KQ
Q
当CP从 1→0时
主触发器的状态不再改变， 从触发器根据主触发器的 状态翻转。
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Q 1 0 Q0
1
1
当J=0, K=1时，触发器置“0‖。
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(4) J=0，K=0
S JQ 0
1 CP 0 J 0 CP K
S R
SD
R KQ 0
主 触 发 器
Q
Q
S CP R RD
从 触 发 器
Q Q
1
保持不变 当J=0, K=0时，触发器保持原状态不变。
触发器 状态不变
1
D
&
0
G6
1
& 1 0
G4
&
G2
Q
RD
1
封锁
CP 0 触发器 置“0‖
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CP 0
在C= 1期间，触发器保持“0‖不变
2. 工作原理
SD & 1
G3
(1) 当D = 1时 CP = 0
&
G1
&
G5
1
0
Q
封锁 D 1
&
G6
& 1 0
G4
&
G2
触发器 状态不变
★掌握 其功能
2、按其结构分
维持阻塞型触发器
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第一节 双稳态触发器
一、基本RS 触发器
1. 逻辑图(电路结构) 直接置 SD 位端 直接复 RD 位端
&
G1
&
G2
两 Q 互 补 输 Q 出 端
逻辑符号：
SD RD S R Q Q
低电平有效
两个稳态
Q 0， 1 ―0‖态(复位状态) Q Q 1 Q 0 ―1‖态(置位状态) ，
Q
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2. 将JK触发器转换为 T 触发器 T 触发器的逻辑状态表：
T 0 1
Qn
0 1
Qn+1 0 1 Qn
功能 保持 T
SD J CP K
0 1
1 Qn 0
计数
S 1J C1 1K R
Q
Q
RD
若将T 接至高电平(T=1)，则变成T' 触发器。 3. 将D触发器转换为 T' 触发器
下降沿触发翻转 C J K Q
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四、D 触发器
1. 逻辑图(电路结构)
SD &
G5
&
G3
&
G1
Q
D
&
G6
&
G4
&
G2
Q
RD
CP
数据输 入电路
时钟控 制电路
基本 RS 触发器
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2. 工作原理
&
G5
0
SD
& 1
G3
&
G1
(1) 当D = 0时 CP = 0 Q
0 1 0 1 0 1 0 1
4. 波形图
已知：初态Q=0 SD RD
0 ×
1 ×
1
Q
0
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由“或非”门构成的基本 RS 触发器
SD
≥1
G1
≥1
Q
逻辑状态表：
SD RD Qn Qn+1 0 0 1 1 0 1 × × 功能 置“0‖ 置“1‖ 保持
RD
G2
Q
0
1
0 1
当CP = 0时
当CP = 1时
R，S 输入状态不起作用， 触发器状态不变 触发器状态由R，S 输入状态决定。
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当CP = 1时
S CP R 1 SD 1 &
G3
&
1
0 1
RD1
G1
Q 1 Q 0
(1) S =1，R= 0 触发器置“1‖
& 0
G4
&
G2
S CP R 1
基本 RS 触发器
CP：时钟输入端 S：置位端 R：复位端 SD：直接置位端 RD：直接复位端
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2. 工作原理
打开 被封锁 S CP R 打开 被封锁 1 0 &
G3
SD 1
&
1 1 RD1
G1
Q
&
G4
&
G2
Q
SD，RD 用于预置触 发器的初始状态。 工作过程中应处于 高电平，对电路工作 状态无影响。
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2. 工作原理
令Qn：原来的状态，原态 Qn+1：新的状态，次态
输入 SD RD Qn 0 1 0 1 0 1 0 1 1 0 0 1 0 1 0 1 输出 Qn+1
功能
置“0‖ 置“1‖ 保持 禁用
SD
&
G1
Q
跳转