lattice FPGA简介
FPGA概述PPT课件
6.底层内嵌功能单元 内嵌专用硬核是相对于底层嵌入的软核而言 的，硬核（Hard Core）使FPGA具有强大 的处理能力，等效于ASIC电路。
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1.3 IP核简介
IP（Intelligent Property）核
是具有知识产权的集成电路芯核总称，是 经过反复验证过的、具有特定功能的宏模 块，与芯片制造工艺无关，可以移植到不 同的半导体工艺中。
通道绑定原 理示意图
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5.预加重技术 在印制的电路板上，线路是呈现低通滤波 器的频率特性的，为解决高频部分的损失， 就要采取预加重技术。
预加重技术的思想是：在传输信号时，抬高 信号的高频信号，以补偿线路上高频分量的 损失。
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没有预加重 的发送波形
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预加重后的 发送波形
没有预加重 的接收波形
典型的IOB内部结构示意图
2.可配置逻辑块(CLB)
CLB是FPGA内的基本逻辑单元 .
CLB的实际数量和特性会依据器件的不同而不同，但是每 个CLB都包含一个可配置开关矩阵，此矩阵由选型电路(多 路复用器等)、触发器和4或6个输入组成。
典型的CLB结 构示意图
3. 数字时钟管理模块（DCM）
目前FPGA中多使用4输入的LUT，所以每一 个LUT可以看成是一个有4位地址线的RAM。当用 户通过原理图或HDL语言描述一个逻辑电路以后， PLD/FPGA开发软件会自动计算逻辑电路的所有可 能结果，并把真值表(即结果)写入RAM，这样，每 输入一个信号进行逻辑运算就等于输入一个地址去 进行查表，找出地址对应的内容，然后输出即可。
DLL简单模 型示意图
Xilinx DLL的典 型模型示意图
在FPGA设计中，消除时钟的传输延迟，实现高扇出 最简单的方法就是用DLL，把CLK0与CLKFB相连 即可。 利用一个DLL可以 实现2倍频输出
Lattice展示基于FPGA的安防和监控解决方案
距 离延 伸至 １ ０ ｉ ｎ， 并 实现 高达 ｌ ０ ８ ０ Ｐ的 分 辨 率 。
在 图像 信 号处 理 方 面 ， Ｌ ａ ｔ ｔ ｉ ｃ ｅ的 第 三 方 Ｈｅ ｌ ｉ ｏ ｎ公 司 推 出 了基 于 Ｌ ａ ｔ ｔ ｉ ｃ ｅ Ｆ Ｐ Ｇ Ａ的 ９ ０多 个 独 立 的 图 像 信 号 处 理方面 的 Ｉ Ｐ， 可 实现 高动 态 范 围成 像 （ ＨＤ Ｒ） 、 Ｈ． ２ ６ ４编 码器 、 自动对 焦 和 视频 分 析（ 人 数 统计 、 入 侵 检 测 、目标 检 测 以及 摄 像 机 篡 改 检 测 ） 等， 客户可 根 据需求 定 制 Ｉ Ｐ，
（ 本 刊供 稿）
Ｓ Ｔ公布 ２ ０ １ ２年 ｉ Ｎ Ｅ Ｍｏ 校 园设 计 大 赛 中国地 区获奖名 单
近１ ３， 意 法半 导 体 宣 布 ， 西 安 电 子科 技 大学 “ Ｄ ｒ ａ ｇ ｏ ｎ
器人以 Ｓ Ｔ Ｍ ３ ２微 控 制 器 为 上 层 控 制 单 元 ，通 过 ｉ Ｎ Ｅ Ｍ ０
板 载 加 速 度 计 、陀 螺 仪 和 地 磁 计 采 集 数 据 ，然 后 运 用 Ｋ ａ ｈ ｎ ａ ｎ扩 展 滤 波 算 法 对 这 三 类 数 据 进 行 融 合 处 理 ， 根 据 处 理 结 果 并 采 用 多 种 控 制 策 略 ，通 过 ｌ ６路 舵 机 控 制 蛇 形 机器 人的每 个关节 ， 使 机 器 人 在 复 杂 水 域 环 境 中 保 持 运 动稳定 性 ， 从 而 实 现 了 对 蛇 形 机 器 人 的 闭 环 控 制 。 此
Ｌ ａ ｔ ｔ ｉ ｃ ｅ展示 基于 Ｆ Ｐ Ｇ Ａ的安 防和监控解 决方案
FPGA及其开发板简介
FPGA开发工具
目前，FPGA主要的开发工具有：
• Quartus II • MAX+PLUS II • SOPC Builder(可编程片上系统开发工具) • DSP Builder（内嵌DSP开发工具） • ModelSim(仿真工具) • Synplify/Synplify Pro(综合工具)
目前，应用最广泛的可编程逻辑器件有复杂可编程逻辑 器件（CPLD）、现场可编程门阵列（FPGA）。
FPGA概述
FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称。FPGA器件及其开发系统是开发大规 模数字集成电路的新技术。它利用计算机软件，绘制出实现 用户逻辑的原理图或用硬件描述语言等方式作为设计输入； 然后经一系列转换程序、自动布局布线、模拟仿真的过程, 最后生成配置FPGA器件的数据文件，下载到FPGA器件中， 从而实现了满足用户需求的专用集成电路，真正达到了用户 自行设计集成电路的目的。
开发人员通过软件手段向该芯片中写入特定的指令， 就可以更改、配置器件内部连接结构和逻辑单元，使其完 成一定的功能。
FPGA模块
EP2C5Q208C8N的主要特性：
现在的 FPGA器件内部功能模块越来越丰富，如片内 RAM、锁相环（PLL）、数字信号处理（DSP）模块、 甚至嵌入式CPU等等。
FPGA模块
FPGA模块
▪ nSTATUS（121脚）:专用的配置状态脚。双向脚，当它是输出脚时，
是漏极开路的。在上电之后，FPGA立刻将nSTATUS脚置成低电平， 并在上电复位完成后，释放它，将它置为高电平。作为状态输出脚时， 在配置过程中如果有任何一个错误发生了，nSTATUS脚会被置低。 作为状态输入脚时，在配置或初始化过程中，外部控制芯片可以将这 个脚拉低，这时候FPGA就会进入错误状态。这个脚不能用作普通I/O 脚。nSTATUS脚必须上拉一个10K欧的电阻。
fpga简介
五、FPGA厂商
FPGA / PLD不是ATMEL的主要业务，中小规
模PLD做的不错。ATMEL也做了一些与Altera 和Xilinx兼容的片子，但在品质上与原厂家还是有一些
差距 。
Clear Logic 生产与一些著名PLD/FPGA大公司兼容的
芯片，这种芯片可将用户的设计一次性固化，不可编程， 批量生产时的成本较低。
三、FPGA的开发
• FPGA的开发软件与设计流程 • FPGA器件结构与原理
设计流程
设计输入
多种设计输入方法
• 原理图式图形设计输入 • 文本编辑
VHDL, Verilog, AHDL, XABEL • 内存编辑
Hex, Mif • 第三方工具
EDIF,HDL,VQM
设计综合
综合工具
Leonardo Spectrum* FPGA Compiler II Standard* & Altera Edition* FPGA Express* Synplicity Synplify*
• FPGA是电子设计领域中最具活力和发展 前途的一项技术，它的影响丝毫不亚于 70年代单片机的发明和使用。
• FPGA能做什么呢？
二、可编程逻辑器件的发展历程
• 只读存贮器(PROM)、紫外线可擦除只读存贮 器(EPROM)和电可擦除只读存贮器(EEPROM)
• 可编程逻辑器件(PLD)，主要有PAL(可编程阵 列逻辑)和GAL(通用阵列逻辑)。
Virtex-II Pro
ALTERA公司推出新一代可编程逻辑器件
• 高性能结构 • TriMatrix存储器 • DSP块 • 高带宽高速I/O接
口 • PLL系统时钟管理 • 终端技术 • 方便的系统更新
FPGA简介
IDEA Confidential
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FPGA的优势
稳定性
软件工具提供了编程环境，FPGA电路是真正的编程“硬”执行过 程。 基于处理器的系统往往包含了多个抽象层，可在多个进程之间 计划任务、共享资源。 驱动层控制着硬件资源，而操作系统管理内 存和处理器的带宽。 对于任何给定的处理器内核，一次只能执行一 个指令，且基于处理器的系统时刻面临着严格限时的任务相互取占 的风险。 而FPGA不使用操作系统，拥有真正的并行执行和专注于 每一项任务的确定性硬件，可减少稳定性方面出现问题的可能。
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FPGA开发流程
配置下载 通过编程器（programmer）将布局布线后的配置文件下载至FPGA中， 对其硬件进行编程。配置文件一般为.pof或.sof文件格 式，下载方式包 括Active Serial Programming（主动）、Passive Serial（被动）、 JTAG等方式。
IDEA Confidential
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FPGA开发流程
RTL级HDL描述
设计方法：自下而上与自上而下两种方式。 自下而上：由最底层的元器件开始，从基本子系统去构建大系统的 电路设计模式是我们最初进行电路设计的一种基本方法。这种由底向 上的设计方式是电子线路初期频频采用的方法，在电路不太复杂、层 次比较简单的设计中，它是一种非常行之有效的方法。但随着电路越 来越复杂，这种方法则会存在着较大的弊病。这就是，纵然每个子系 统的设计分别满足各自的要求，系统的整体性能指标却往往得不到保 障。
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FPGA开发流程
综合
将RTL级HDL语言翻译成由与、或、非门等基本逻辑单元组成的门级 连接（网表），并根据设计目标与要求（约束条件）优化所生成的逻 辑连接，输出门级网表文件。
LatticeECP4系列重新定义了低成本、低功耗FPGA
LatticeECP4系列重新定义了低成本、低功耗FPGA《电子与电脑》编辑部【期刊名称】《电子与电脑》【年(卷),期】2011(000)012【摘要】莱迪思半导体公司日前宣布推出下一代LatticeECP4FPGA系列,由其重新定义了低成本,低功耗的中档FPGA市场,具有6 Gbps的SERDES采用低成本wire-bond封装,功能强大的DSP块和具有基于硬IP的通信引擎,适用于成本和功耗敏感的无线、有线、视频,和计算市场.LatticeECP4FPGA系列以LatticeECP3系列为基础,为主流客户提供高级功能,同时保持业界领先的低功耗和低成本.对于为各种应用开发主流平台,LatticeECP4器件是非常理想的,如远程无线射频头、分布式天线系统、蜂窝基站、以太网汇聚、交换、路由、工业网络、视频信号处理、视频传输和数据中心的计算.高品质的SERDES和固化的通信引擎LatticeECP4 FPGA 包含多达1 6个符合CEI标准的6 Gbps SERDES通道,具有嵌入式物理编码子层(PCS)模块,采用低成本wire-bonded封装和高性能flip chip封装,使客户能够选择以芯片到芯片以及远距离背板应用的方式部署LatticeECP4 FPGA.多功能和可配置的SERDES/PCS可以无缝地与固化的通信引擎相集成,经济地构建完整的高带宽子系统.通信引擎比用类似的FPGA实现减少10倍以上的功耗和成本.LatticeECP4通信引擎组合包括针对PCI Express2.1、多个10千兆以太网MAC和三速以太网MAC,以及串行快速I/O (SRIO) 2.1的解决方案.SERDES/PCS和通信引擎的结合是完成基于复杂串行协议的设计的理想选择,具有较低的成本,功耗和小尺寸的特点,同时加快了产品的上市时间.【总页数】2页(P30-31)【作者】《电子与电脑》编辑部【作者单位】【正文语种】中文【相关文献】1.Nano系列-超低成本、超低功耗的FPGA [J],2.Altera发售低功耗低成本的CycloneV系列28nmFPGA [J],3.重新定义低功耗通用FPGA,莱迪思Certus-NX"新"在何处? [J], 单祥茹tticeECP4^(TM)系列重新定义了低成本、低功耗FPGA [J],ttice低成本低功耗ECP4FPGA系列 [J],因版权原因，仅展示原文概要，查看原文内容请购买。
FPGA资源占用分析(重要)
目前主流的 FPGA 仍是基于查找表技术的，已经远远超出了先前版本的基本性能， 并且整合了常用功能（如 RAM、时钟管理 和 DSP）的硬核（ASIC 型）模块。如 图 1-1 所示（注：图 1-1 只是一个示意图，实际上每一个系列的 FPGA 都有其相 应的内部结构），FPGA 芯片主 要由 6 部分完成，分别为：可编程输入输出单元、 基本可编程逻辑单元、完整的时钟管理、嵌入块式 RAM、丰富的布线资源、内嵌 的底层功能单元和内嵌专用硬件 模块。
查找表（Look-Up-Table）简称为 LUT，LUT 本质上就是一个 RAM。目前 FPGA 中 多使用 4 输入的 LUT，所以每一个 LUT 可以看成一个有 4 位地址线的 的 RAM。当 用户通过原理图或 HDL 语言描述了一个逻辑电路以后，PLD/FPGA 开发软件会自 动计算逻辑电路的所有可能结果，并把真值表（即结果）事先写入 RAM，这样， 每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内 容，然后输出即可。
如前所述，FPGA 是由存放在片内的 RAM 来设置其工作状态的，因此工作时需要 对片内 RAM 进行编程。用户可根据不同的配置模式，采用不同的编程方式。FPGA 有如下几种配置模式：
并行模式：并行 PROM、Flash 配置 FPGA； 主从模式：一片 PROM 配置多片 FPGA； 串行模式：串行 PROM 配置 FPGA； 外设模式：将 FPGA 作为微处理器的外设，由微处理器对其编程。
2． 可配置逻辑块（CLB）
CLB 是 FPGA 内的基本逻辑单元。CLB 的实际数量和特性会依器件的不同而不同， 但是每个 CLB 都包含一个可配置开关矩阵，此矩阵由 4 或 6 个输入、一些 选型 电路（多路复用器等）和触发器组成。 开关矩阵是高度灵活的，可以对其进行 配置以便处理组合逻辑、移位寄存器或 RAM。在 Xilinx 公司的 FPGA 器件中，CLB 由多个（一般为 4 个或 2 个） 相同的 Slice 和附加逻辑构成，如图 1-3 所示。 每个 CLB 模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式 RAM 和分布式 ROM。
FPGA简介
FPGA 简介2008/06/15 11:48FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB （Input Output Block）和内部连线（Interconnect）三个部分。
FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
——2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA 公司的FIEX系列等。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA功能时，只需换一片EPROM即可。
这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。
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为什么Lattice在进入FPGA市场的第一年就能取得这么好的成绩？我想这里面可能有三个层次的深层原因：第一，针对Altera和Xilinx在高端有Stratix和Virtex、在低端有Cyclone和Spartan产品的情况下，我们选择了从中端切入的策略，从而在刚进入FPGA应用市场时能够有效地避免与已在高端和低端市场确立了自己领导地位的Altera和Xilinx发生正面冲撞，二年多来的实践证明这一策略是非常正确的；第二，我们在满足市场要求的严格质量前提下做出了自己的产品特色，例如，我们的低端LatticeECP2/M FPGA产品在保持对Cyclone和Spartan价格竞争力的前提下，再增加了一些切合用户实际应用需要而主要竞争对手还没有的功能，如更多的高速串行接口、更多的I/O口、128位AES加密和更大的内部存储空间等；第三，系统制造商心里也期望市场能涌现出较强的第3个FPGA供应商，因为这样才能形成稳定的三足鼎立之势，促进市场的有序竞争，并帮助它们稳定供应链和进一步降低运营成本。
目前FPGA和CPLD在哪些主要应用空间具有不可替代的关键地位？目前FPGA和CPLD的目标应用主要可分为以下三大类：低成本应用、对价格敏感的高性能应用、以及需要极高性能的应用。
第一类应用包括等离子或LCD TV、VoIP、机顶盒、图像渲染、音频处理和控制逻辑，第二类应用包括企业联网、GPON、企业存储、无线基站、协议转换、网络交换、图像滤波和存储器桥接，第三类应用包括光纤联网、SDH线路卡、下一代40G光通道卡、局域网交换机、DDR3存储器测试仪、高端服务器、背板高速接口、数据包成帧和分拆、高速存储器控制和高速信号处理。
Lattice目前主要有哪几条产品线？它们各针对什么目标应用？Lattice目前主要有4条产品线：针对低端市场的低成本FPGA LatticeECP2/M、针对高端市场的系统级高性能FPGA LatticeSC/M、带嵌入式闪存的非易失性FPGA LatticeXP和MachXO、以及混合信号PLD ispClock和Power Manager II，LatticeECP2和LatticeECP2M的主要区别是后者还带有SRAM存储器，LatticeSC和LatticeSCM的主要区别也一样。
LatticeECP2的目标市场是第一类低成本应用，它主要与Cyclone和Spartan进行竞争。
LatticeECP2M的目标市场是第二类应用，它主要与Stratix和Virtex进行竞争。
LatticeSC/M的目标市场是第三类应用，它主要与Stratix-GX和Virtex-FXT进行竞争。
LatticeXP带有闪存，因此它特别适用于对瞬时上电、安全性和现场逻辑升级能力有特殊要求的应用。
MachXO系列产品将CPLD和FPGA的特性组合在一起，特别适用于诸如总线桥接、总线接口和控制等应用(传统上，这些应用大都采用CPLD或者低容量的FPGA来实现)。
Lattice的可编程混合信号器件Power Manager II 和ispClock分别将电源管理和时钟管理器件与CPLD集成在一起，它们的设计应用目标是尽可能地消除PCB板上的分立器件和降低系统设计风险。
Lattice目前4条主要产品线的性能特点和应用特点分别是什么？这4条主要产品线都根据它们的目标应用进行了特别的性能优化。
具体来说，LatticeECP2/M 低成本FPGA系列重新定义了低成本FPGA，集成了以前只有高成本、高性能FPGA才有的特点和性能，使其在更低的成本下拥有更多最佳的FPGA特性，例如，LatticeECP2具有高达1.1M 位的RAM块、533Mbps DDR/DDR2控制接口、128位AES加密，支持双重引导、高达36×36宽度的sysDSP块、750Mbps速率的SPI4.2以及840Mbps的普通接口；LatticeECP2M具有高达5.3M位的RAM块、16个3.125Gbps的高速SERDES、每个信道的功耗低至100mW，支持PCIe、CPRI、SRIO、SATA、1GbE和FC等多个其它标准。
LatticeSC/M根据当今基于连结的高速系统的要求而设计，是针对当今高性能通信应用的系统级解决方案，它具有15K至115K四输入查找表、139至942 I/O、700MHz全局时钟、1GHz 边沿时钟、4至32个600Mbps至3.8Gbps SERDES、SPI 5、SONET、XAUI、1~7.8Mb嵌入式RAM块(500MHz)、额外的240K至1.8Mb分布式RAM，每个LatticeSC/M器件具有8个PLL，工作频率高达1GHz。
针对低成本、系统级的集成，LatticeSCM系列还提供了低功耗、低成本的结构化ASIC块(即工程预制的IP块MACO)，目前可提供的工程预制IP块包括PCIe、SPI4.2、GbE和DDR。
LatticeXP FPGA和MachXO跨越式PLD最大的性能特点是可满足许多重要应用的无缝在系统更新要求。
我们知道，一个应用要提供无缝在系统更新能力必须满足四个要求。
首先，它必须能够通过一个嵌入式的微处理器来在系统更新逻辑。
其次，总体配置时间必须相对较短。
再次，在更新过程中，必须能够控制器件的I/O。
最后，在配置完成之后、I/O控制交还用户之前，必须对器件状态进行初始化。
LatticeXP和MachXO具有目前业内唯一能够满足无缝现场逻辑升级要求的双重SRAM和Flash配置空间结构。
这种双重的配置空间可以将FPGA 无法处理输入的时间降低到小于2ms，比其它解决方案小了一个数量级。
此外，边界扫描及编程电路的独特性能使得器件能够在FPGA或PLD恢复正常工作之前，被初始化到一个恰当的状态。
现场逻辑升级可以让设计者修复缺陷、对标准的改变做出反应、升级设备以及增加额外的服务，它使得系统开发人员拥有空前的灵活性，也因此越来越多地成为众多应用的必备性能。
与此同时，对系统可靠运行时间的要求提高到“5个九”(99.999%)的应用也在不断增加，LatticeXP和MachXO的TransFR是目前业界唯一的一种能在不中断系统运行的情况下更新逻辑的解决方案。
Power Manager II集成了智能电源定序和精密故障监控技术，具有采用数字闭环技术实现的电源电压裕量控制及调整功能，而且所有这些都实现在一个单片低成本芯片中！ispPAC电源管理器件Power Manager II综合了Lattice创新的ispPAC和CPLD工艺，其可编程的模拟输入能为多个供电节点(最多达12个)提供精确的同步监控，与此同时耐用的片内CPLD又能最有效地产生控制信号，用于电源定序和监控信号的产生。
IspClock系列器件提供了一个创新的复杂时钟网络解决方案，它的主要设计目标就是尽可能地简化当前的多时钟树网络设计，以尽可能地不使用各种零延时缓冲器、扇出缓冲器、终端电阻器、延时线以及弯曲的时钟走线布局！ispClock器件能够被编程而产生多个时钟频率，对每个输出进行时钟走线长度差异的补偿，精确地匹配走线阻抗并且用不同的信号要求来驱动时钟网络，而且所有这些都是在满足严格的相偏和抖动标准的情况下！Lattice计划什么时候推出65nm FPGA？与我们的主要竞争对手不同，Lattice在公开新产品的开发信息方面是比较保守的，虽然我们一直在进行65nm FPGA的研发，但在没有正式量产前，我们一般不会向外公开发布这方面的信息。
你认为导致Lattice当年在PLD市场急剧下滑的主要原因是什么？要说清楚这个问题，首先我们应了解PLD市场的结构。
在上世纪八十年代到九十年代初期，整个PLD市场的分布结构为：CPLD占70%，FPGA仅占30%，可是到了今天，这一市场分布结构已彻底颠倒过来，变成CPLD仅占10-15%，而FPGA则占到85-90%。
在上世纪八十年代，Lattice一直在CPLD供应市场上保持着技术领先者的角色，也许是这一领先角色带来的优越感让当时Lattice的管理层产生了一个战略幻觉，即CPLD在未来仍将主导PLD市场的发展，并由此做出了一个现时看来战略性的错误决策，即花5亿现金在1999年收购了AMD旗下专攻可编程逻辑器件的全资子公司Vantis，以全力保持和增强在CPLD产品市场的技术领先地位。
收购完这家公司以后不久，PLD市场开始急剧地一面倒向FPGA。
但此时的Lattice已再无余力投资FPGA产品的开发，只能心不甘情不愿地眼睁睁看着Altera和Xilinx一天天坐大。
非易失 FPGA∙LatticeXP2 FPGA 器件将LatticeECP2的基本结构与一种低成本的90纳米的闪存FPGA 工艺组合在一个被称为flexiFLASH的结构中。
flexiFLASH方式提供了许多便利，诸如：瞬时上电、小的芯片面积、采用FlashBAK™嵌入式存储器块的片上存储器、串行TAG存储器、设计安全性等。
LatticeXP2器件还支持采用TransFR的现场升级（Live Updates）、128位的AES加密以及双引导技术。
∙Lattice's MachXO 系列为传统上使用CPLD的应用提供了一种非易失、低成本、低密度、瞬时上电的高性能的逻辑解决方案。
该系列具有高引脚/逻辑比，非常适用于粘合逻辑、总线桥接、总线接口、上电控制和控制逻辑。
∙LatticeXP (eXpanded Programmability) FPGA 器件将LatticeEC FPGA结构和低成本的130纳米Flash FPGA技术合成在单个芯片上：瞬时上电（配置时间< 1毫秒），非易失存储器（片上的Flash，无外部引导PROM），高安全性（无外部配置位流），并且可无限重复配置（SRAM FPGA结构）。
∙Lattice的ispXPGA FPGA 器件将E2非易失单元和基于4输入查找表的FPGA结构以及800Mbps的SERDES功能结合在一起，用于高速串行IO FPGA设计。
LatticeECP3 FPGA产品系列选择指南器件SERDES 信道数（最大值）18 x 18 乘法器LUT数(k)分布式RAM (K)EBR SRAM块(K)EBR SRAM(Mbits)最大用户I/OPLL/DLL数ECP3-174 24 17 36 552 30 222 4/2 ECP3-354 68 33 68 1327 72 310 4/2 ECP3-7012 128 67 145 4420 240 490 10/2 ECP3-9512 128 92 188 4420 240 490 10/2 ECP3-15016 320 149 303 6850 372 586 10/2LatticeSC FPGA 产品系列选择指南器件SERDES 信道数（最大值）结构化的ASIC块（最大值）LUT数(k)Dist. RAM(Mbits)EBR SRAM(Mbits)EBRSRAM块最大用户 I/OPLL/DLL数LFSC158 4 15.2 0.24 1.03 56 300 8/12 LFSC2516 6 25.4 0.41 1.92 104 484 8/12 LFSC4016 10 40.4 0.65 3.98 216 562 8/12 LFSC8032 10 80.1 1.28 5.68 308 904 8/12 LFSC11532 12 115.2 1.84 7.80 424 942 8/12 LatticeECP2（包含S-系列）FPGA 产品系列选择指南器件sysDSP块18 x 18 乘法器LUT数(K)Dist. RAM(KBits)EBR SRAM(KBits)EBR SRAM块最大用户I/OPLL/DLL数LFECP2-63 12 6 12 55 3 190 2/2 LFECP2-12624 12 24 221 12 297 2/2 LFECP2-20728 21 42 277 15 402 2/2 LFECP2-35832 32 65 332 18 450 2/2 LFECP2-5018 72 48 96 387 21 500 4/2 LFECP2-7022 88 68 136 1032 56 583 6/2 LatticeECP2M （包含S-系列）FPGA 产品系列选择指南器件SERDES信道数（最大值）18 x 18 乘法器LUT(K)分布式 RAM(K)EBR 块 SRAM(K)EBR SRAM块最大用户I/OPLL/DLLECP2M-204 24 19 41 1217 66 304 8/2 ECP2M-354 32 34 71 2101 114 410 8/2 ECP2M-508 88 48 101 4147 225 410 8/2 ECP2M-7016 96 67 145 4534 246 436 8/2 ECP2M-10016 168 85 202 5308 288 616 8/2 LatticeECP 和 EC（包含S-系列）FPGA 产品系列选择指南器件sysDSP块*18 x 18 嵌入式乘法器*LUT(K)分布式 RAM(K)EBR 块 SRAM(K)EBR SRAM块最大用户I/OPLLEC1- - 1.5 6 18 2 112 2 EC3- - 3.1 12 55 6 160 2 ECP6/EC6 4 16 6.1 25 92 10 224 2 ECP10/EC105 20 10.2 41 277 30 288 4 ECP15/EC156 24 15.4 61 350 38 352 4 ECP20/EC207 28 19.7 79 424 46 400 4 ECP33/EC338 32 32.8 131 535 58 496 4* 仅对ECP 器件LatticeXP2 FPGA产品系列选择指南器件sysDSP块18 x 18 乘法器LUT(K)分布式RAM(K)EBR块SRAM(K)EBR SRAM块数最大用户I/OPLLXP2-53 12 5 10 166 9 172 2 XP2-84 16 8 18 221 12 201 2 XP2-175 20 17 35 276 15 358 4 XP2-307 28 29 56 387 21 472 4 XP2-408 32 40 83 885 48 540 4MachXO 产品系列选择指南器件PLL LUT EBR SRAM 块EBR 块 SRAM (K) 分布式 RAM (K) 最大用户 I/OLCMXO2560 256 0 0 2.0 78LCMXO6400 640 0 0 6.1 159LCMXO12001 1200 1 9 6.4 211LCMXO22802 2280 3 27 7.7 271LatticeXP FPGA 产品系列选择指南器件LUT (K) 分布式 RAM (K) EBR 块 SRAM (K) EBR SRAM 块数目最大用户I/O PLL LFXP33.1 12 54 6 136 2 LFXP65.8 23 90 10 188 2 LFXP109.7 39 216 24 244 4 LFXP1515.4 61 288 32 300 4 LFXP2019.7 79 414 46 340 4。