数字频率合成器
基于FPGA平台的数字频率合成器的设计和实现
基于FPGA平台的数字频率合成器的设计和实现数字频率合成技术是一种实现高精度频率合成的方法，具有广泛应用价值。
在数字频率合成中，FPGA是一种非常重要的平台，能够实现高速、高精度、可编程的数字频率合成。
本文将介绍基于FPGA平台的数字频率合成器的设计和实现。
一、FPGA简介FPGA是一种可以编程的数字集成电路，具有非常灵活的可编程性。
FPGA中包含了大量的逻辑单元、存储单元和输入输出接口，可以通过编程实现各种数字电路功能。
FPGA具有高速、高度集成、低功耗等优点，在数字电路的设计和实现中得到了广泛应用。
二、数字频率合成的基本原理数字频率合成是通过一组特定的频率合成器和相位加法器来合成所需要的频率。
首先，将参考频率和相位加法器连接起来，形成一个频率合成器。
然后，将输出频率与参考频率的比例进行数字控制，并将输出频率的相位与参考频率相位进行加法计算，最终输出要求的频率。
三、数字频率合成器的设计1. 参考频率生成模块参考频率生成模块是数字频率合成器的核心模块。
参考频率一般使用晶振作为输入信号，并通过频率除和锁相环等技术来产生高精度的参考频率。
在FPGA中，可以使用PLL、DCM等IP核来实现参考频率的生成。
2. 分频器分频器是将参考频率转化为所需的输出频率的模块，一般使用计数器实现。
在FPGA中，可以使用计数器IP核或使用Verilog等HDL语言来实现。
3. 相位加法器相位加法器用于将输出频率的相位和参考频率的相位相加。
在FPGA中，可以使用LUT（查找表）实现相位加法器。
4. 控制单元控制单元用于控制数字频率合成器的各个模块，并实现与外部设备的接口。
在FPGA中，可以使用微处理器或FPGA内部逻辑来实现控制单元。
四、数字频率合成器的实现数字频率合成器的实现需要进行数字电路设计和FPGA编程。
一般来说，可以采用Verilog或VHDL等硬件描述语言进行FPGA编程，实现各个模块的功能。
数字电路设计过程中，需要考虑到功耗、面积和时序等问题，同时需要进行仿真和验证。
直接数字频率合成器原理
直接数字频率合成器原理直接数字频率合成器（Direct Digital Frequency Synthesizer，简称DDFS）是一种用于产生高精度、稳定的频率信号的电子设备。
它通过数字电路实现频率的直接合成，可以产生任意频率的信号，并且具有快速调谐、高精度以及低相位噪声等优点。
本文将介绍DDFS的工作原理及其在实际应用中的重要性。
一、工作原理DDFS的核心组成部分是相位累加器（Phase Accumulator）、频率控制字（Frequency Control Word）和查表器（Look-up Table）。
相位累加器通过不断累加频率控制字的值，从而产生一个随时间线性增加的相位值。
查表器中存储了正弦波的采样值，通过查表器可以根据相位值得到对应的正弦波样本。
最后，通过数模转换器将数字信号转换为模拟信号输出。
具体来说，DDFS的工作原理如下：1. 频率控制字：频率控制字是一个二进制数，用于控制相位累加器的累加速度。
频率控制字的大小决定了相位累加器每个时钟周期累加的值，从而决定了输出信号的频率。
2. 相位累加器：相位累加器是一个寄存器，用于存储当前的相位值。
相位累加器的值会在每个时钟周期根据频率控制字的大小进行累加。
相位累加器的位数决定了相位的分辨率，位数越多，相位分辨率越高，输出信号的频率分辨率也越高。
3. 查表器：查表器中存储了一个周期内的正弦波样本值（或余弦波样本值），通过查表器可以根据相位累加器的值得到对应的正弦波样本值。
4. 数模转换器：数模转换器将数字信号转换为模拟信号输出。
通常使用的是高速数模转换器，能够将数字信号以高速率转换为模拟信号输出。
二、应用领域DDFS在许多领域中都有广泛的应用，其中包括通信、雷达、测量、音频处理等。
1. 通信领域：在通信系统中，DDFS被广泛应用于频率合成器、频率调制器和频率解调器等模块中。
通过DDFS可以快速、精确地合成所需的信号频率，实现高速数据传输和频谱分析等功能。
第4章数字频率合成器的设计讲解
第 4 章数字频率合成器的设计随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。
为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。
频率合成是通信、测量系统中常用的一种技术,它是将一个或若干个高稳定度和高准确度的参考频率经过各种处理技术生成具有同样稳定度和准确度的大量离散频率的技术。
频率合成的方法很多，可分为直接式频率合成器、间接式频率合成器、直接式数字频率合成器( DDS) 。
直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。
该方法频率转换时间快(小于100ns),但是体积大、功耗大，目前已基本不被采用。
锁相式频率合成器是利用锁相环( PLL )的窄带跟踪特性来得到不同的频率。
该方法结构简化、便于集成,且频谱纯度高,目前使用比较广泛。
直接数字频率合成器(Direct Digital Frequency Synthesis简称：DDS)是一种全数字化的频率合成器，由相位累加器、波形ROM，D/A 转换器和低通滤波器构成, DDS 技术是一种新的频率合成方法, 它具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等优点。
但合成信号频率较低、频谱不纯、输出杂散等。
这里将重点研究锁相式频率合成器。
本章采用锁相环, 进行频率合成器的设计与制作4.1设计任务与要求1.设计任务：利用锁相环，进行频率合成器的设计与制作2.设计指标：(1)要求频率合成器输出的频率范围f0为1kHz〜99kHz;(2)频率间隔f为1kHz;(3)基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于10一4;(4)数字显示频率；(5)频率调节采用计数方式。
3•设计要求：(1)要求设计出数字锁相式频率合成器的完整电路。
(2)数字锁相式频率合成器的各部分参数计算和器件选择。
直接数字频率合成器(DDS)总结
直接数字频率合成器（直接数字频率合成器（DDS DDS DDS）总结）总结知识收集2008-07-2113:45:46阅读128评论0字号：大中小订阅直接合成法是用一个或多个石英晶体振荡器的振荡频率作为基准频率，由这些基准频率产生一系列的谐波，这些谐波具有与石英晶体振荡器同样的频率稳定度和准确度；然后，从这一系列的谐波中取出两个或两个以上的频率进行组合，得出这些频率的和或差，经过适当方式处理（如经过滤波）后，获得所需要的频率。
DDS 是直接数字式频率合成器（Direct Digital Synthesizer ）的英文缩写。
直接数字式频率合成器（DDS ）是从相位概念出发直接合成所需波形的一种新的频率合成技术，由相位累加器、波形ROM 、D/A 转换器和低通滤波器构成。
时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM 的地址线位数，幅度量化噪声取决于ROM 的数据位字长和D/A 转换器位数。
结构框图如图2-1所示。
先分部分介绍其结构，后面会讲到总体原理。
相位增量（Phase Increment ）M ，也称为频率控制字，单纯的无单位（不代表弧度或者角度）无符号数。
相位累加器（Phase Accumulator ）由一个无符号数的加法器和一个寄存器构成，一个时钟周期完成一次加法运算。
量化器（Quantizer ）完成很简单的功能。
将较高精度，较大位宽的输入，丢弃低比特位，得到较低精度，较小位宽的输出，直接用作后面查找表的地址。
正余弦查找表（Sine/Cosine Lookup Table）存放正余弦数值。
DDS的工作原理：DDS的基本原理是利用采样定理，通过查表法产生波形[2]。
由于，（2-1）其中Δθ为一个采样间隔ΔT之间的相位增量，采样周期，即：（2-2）控制Δθ就可以控制不同的频率输出。
Δθ是由频率控制字M控制的，即：（2-3）所以改变M就可以得到不同的输出频率。
数字频率合成器设计实例
数字频率合成器设计实例数字频率合成器设计实例数字频率合成器（Digital Frequency Synthesizer）是一种能够产生不同频率信号的设备。
它通过使用数字技术和数学算法来合成所需的频率，具有高精度和稳定性。
在本文中，我们将逐步介绍数字频率合成器的设计过程。
1. 设定所需频率范围：首先，确定所需合成的频率范围。
这取决于具体应用，例如音频处理、无线通信等。
假设我们的频率范围为1Hz到10kHz。
2. 确定采样率：采样率是指每秒钟对信号进行采样的次数。
根据香农抽样定理，采样率应大于信号最高频率的两倍。
在我们的例子中，最高频率为10kHz，因此选择采样率为至少20kHz。
3. 选择数字信号处理器（DSP）：为了实现数字频率合成器，我们需要选择一种适合的DSP芯片。
DSP芯片能够高效地执行数字信号处理任务，例如信号生成和滤波。
选择一款性能强大且易于编程的DSP 芯片，以满足所需的合成要求。
4. 设计频率控制模块：频率控制模块是数字频率合成器的核心部分，用于生成所需频率的数字信号。
它通常由相位锁定环（PLL）和数字控制振荡器（NCO）组成。
a. 相位锁定环（PLL）：PLL是一种控制系统，通过比较输入信号的相位和参考信号的相位差异来产生所需频率的输出信号。
通过调整参考信号的频率和相位，PLL可以实现精确的频率合成。
b. 数字控制振荡器（NCO）：NCO是一种可编程振荡器，能够生成具有可变频率的数字信号。
通过调整输入的控制参数，NCO能够实现不同频率的信号合成。
5. 编程实现：根据DSP芯片的编程手册和软件开发工具，编写相应的代码实现频率控制模块。
通过配置PLL和NCO的参数，以及设置合适的参考信号，实现所需频率的合成。
6. 验证和调试：使用示波器或频谱分析仪等测试工具，验证合成的频率是否符合要求。
如果发现频率偏差或其他问题，可以通过调整PLL和NCO的参数来进行调试和校准。
7. 优化和改进：根据实际应用需求和反馈，对数字频率合成器进行优化和改进。
数字频率合成器的技术方案
数字频率合成器的技术方案在这个数字化的时代，频率合成技术已成为电子系统中的关键组成部分。
今天，我就来和大家分享一下关于数字频率合成器的技术方案，希望能为各位提供一个全新的视角。
一、方案背景频率合成器是一种能够产生多种频率信号的设备，广泛应用于通信、雷达、导航、仪器测量等领域。
随着数字信号处理技术的发展，数字频率合成器逐渐成为主流。
相比模拟频率合成器，数字频率合成器具有更高的频率精度、更低的相位噪声和更宽的频率范围。
二、技术方案1.基本原理数字频率合成器基于数字信号处理技术，通过数字信号处理器（DSP）对数字信号进行运算和处理，所需的频率信号。
其主要原理如下：（1）采用相位累加器（PhaseAccumulator）对输入的参考时钟信号进行累加，得到一个线性增长的相位值。
（2）将相位值映射到正弦波查找表（SinLookupTable），得到对应的正弦波采样值。
（3）通过数字到模拟转换器（DAC）将数字信号转换为模拟信号，再经过低通滤波器（LPF）滤波，得到平滑的正弦波信号。
2.关键技术（1）相位累加器相位累加器是数字频率合成器的核心部件，其性能直接影响到合成器的频率精度和相位噪声。
我们采用高性能的FPGA器件实现相位累加器，确保高速运算和低功耗。
（2）正弦波查找表正弦波查找表用于存储正弦波采样值，其大小和精度决定了合成器的频率分辨率和幅度精度。
我们采用16位精度，存储1024个采样点，以满足高精度需求。
（3）数字到模拟转换器（DAC）DAC将数字信号转换为模拟信号，其性能影响到合成器的输出信号质量。
我们选用高性能的DAC芯片，具有14位精度和500MHz的转换速率。
（4）低通滤波器（LPF）低通滤波器用于滤除DAC输出信号中的高频噪声，保证输出信号的平滑。
我们设计了一个4阶椭圆函数低通滤波器，具有-60dBc的带外抑制能力和50MHz的截止频率。
3.系统架构数字频率合成器系统架构如下：（1）输入接口：接收外部参考时钟信号和频率控制信号。
用于数字频率合成器的nco实现与优化
用于数字频率合成器的nco实现与优化数字频率合成器（DFC）是一种可以精确控制信号和信息的设备，是构建数字电路的核心组件，在时钟电路、移相电路、调频电路和信号合成领域有着广泛应用。
要想达到这些目的，必须实现一种能够精确控制正弦波频率和幅度的设备，用于在给定情况下生成特定频率正弦波。
这就是NCO（数字控制频率）发挥作用的原因。
NCO可以被视为一个频率发生器，用来控制正弦波频率，它能够准确地产生频率为n的正弦波，使用累加器实现循环操作，最大的优点是可以用于各种电路，并且可以提供很高的精度。
NCO在数字频率合成器中的实现有多种形式，如基于DSM和DDS，这些实现有不同的优缺点。
DSM（数字混频器），它是一种高速数字混频器，能够精确产生正弦波，精度比DDS（数字直接频率合成器）高，但在实现中会存在噪声。
DDS（数字直接频率合成器），它是一种高精度的数字频率合成器，能够高效的产生不同的频率正弦波，在系统提供的时钟频率范围内可以提供任意的频率。
NCO在实现过程中，有多种优化方法可以用于提高效率，降低噪声，提高精度和稳定性。
首先，使用可变步长算法来改善结构的效率，其次，使用更高精度的累加器，以及更高的时钟频率，以便提高计算精度，还可以使用调制器和高级算法来减少噪声和干扰，保证信号的质量。
此外，使用可编程逻辑模块进行NCO实施将有助于进一步提升系统性能。
NCO在数字频率合成器中的实现具有重要意义，它是用于实施整个系统的核心组件。
针对其实现，可以采取多种优化策略，比如改善结构效率、提高精度和稳定性、减少噪声和干扰等，从而使系统更加高效。
最后，使用可编程的逻辑模块来进行实施，更有利于提升系统的整体性能和可靠性。
总之，NCO是数字频率合成器的核心组件，它能够精确控制正弦波的频率和幅度，因此它在各个领域都有着非常重要的应用。
实现NCO的过程中，可以采取多种优化策略，以便提高系统性能，使系统更加完善和可靠。
FPGA技术-直接数字频率合成器
COMPONENT REG32B PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );
END COMPONENT; COMPONENT REG10B
接下页
PORT ( LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );
END COMPONENT;
COMPONENT ADDER32B
PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
B : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );
END COMPONENT;
COMPONENT SIN_ROM
PORT ( address : IN STD_LOGIC_VECTOR(9 DOWNTO 0);
inclock
: IN STD_LOGIC ;
接下页
q
: OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );
END COMPONENT;
SIGNAL F32B，D32B，DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0);
为了对进行数字量化，把切割成2N份，由此每个clk周期的 相 为整数
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第7章 数字频率合成器的设计 7.1 设计任务7.2 设计方案论证 7.3 系统硬件设计 7.4 系统软件设计7.5 系统设计总结7.1 设计任务设计一个数字频率合成器，该数字频率合成器的输出信号波形为正弦波，输出信号的频率为f0=0～1 MHz ，频率最小步进间隔为0.08 Hz ，输出电压峰—峰值为Up-p=0.3～5 V ，供电电源为+5 V 。
7.2 设计方案论证7.2.1 MCU 和锁相环路相结合的实现方案MCU 和锁相环路相结合的实现方案如图7.1所示。
图中，在基本锁相环路的反馈支路中接入了具有高分频比的可变分频器，用MCU 控制分频器的分频比就可得到若干个标准频率输出。
为了得到所需的频率间隔，往往在电路中还加入一个前置分频器。
图7.1 MCU 和锁相环路相结合的实现方案电路框图 1. 前置分频器分频比的确定由得 , 故Δf=f0(N+1)-f0(N)= 式中Δf 为频率间隔。
由 得 ，若f0的范围为f0 min ～f0 max ，则N 对应有Nmin ～Nmax 。
7.2.2 MCU 和DDS 芯片相结合的实现方案 DDS 的基本原理是利用采样定理，通过查表法产生波形。
DDS 的结构有很多种，其基本的电路原理可用图7.2表示。
图7.2 DDS 的原理框图 相位累加器由N 位加法器与N 位累加寄存器级联构成。
每来一个时钟脉冲fs ，加法器将频率控制字k 与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。
累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。
这样，相位累Nf M f r 0=r r r f Mf M N f M N 11=-+N f M f r 0=M f fN r0=加器在时钟作用下，不断对频率控制字进行线性相位累加。
由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS 输出的信号频率。
用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查表查出，完成相位到幅值的转换。
波形存储器的输出送到D/A 转换器，D/A 转换器将数字量形式的波形幅值转换成所要求合成频率的模拟信号。
低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
利用 MCU 和DDS 芯片相结合的实现方案如图7.3所示。
图7.3 MCU 和DDS 芯片相结合的电路框图 7.3 系统硬件设计7.3.1 单片机与AD9835接口电路设计 1. AD9835原理及结构 1) DDS 工作原理AD9835 中使用的DDS 技术从连续信号的相位φ出发，将一个余弦信号取样、量化、编码，形成一个余弦函数表存储在ROM 中。
合成时改变相位增量，由于相位增量不同，一个周期内的取样点数也不同，这样产生的正弦信号频率也就不同，从而达到频率合成的效果。
在这里，余弦波信号本身是非线性的，而其相位是线性的（如图7.4 所示）。
图7.4 余弦波信号及其相位因此，每隔一段时间Δt （时钟周期），有对应的相位变化ΔP ，即ΔP=ωΔt=2πf Δt （7.1） 从式（7.1）可得合成信号的频率f 为（7.2）式中，fmt 为固定时钟频率，fmt ＝1／Δt 。
因此，通过改变相位值ΔP ，就可以改变合成信号的频率f 。
DDS 芯片AD9835的原理框图如图7.5 所示。
其中，相位累加器为32位，取其高12位作为读取余弦波形存储器的地址。
当时钟使相位累加器的输出也即余弦ROM 寻址地址每递增频率设定为K 时，对应的波形相位变化为幅度相位＋10－12 π0π2mtf P f ⨯∆=3222K P π=∆图7.5 AD9835的原理框图 因此，改变相位累加器设定值K ，就可以改变相位值ΔΡ，从而改变合成信号频率f 。
经简化，合成信号频率可由下式决定：式中，fmt=50 MHz ，由高稳定度晶体振荡器获得，K 值在1<K<232之间，最低频率fmin=fmt/232，为0.0116 Hz ，这就是频率合成器的频率分辨率。
根据Nyquist 采样定律可知，重建信号频率最高可达fmt/2，但通常取最高频率fmax=fmt/3。
2) AD9835芯片内部结构AD9835内部结构框图如图7.6所示，它有一个32位相位累加器，两个32位频率寄存器F0和F1（用于设定K 值），四个12位相位寄存器P0、P1、P2、P3。
程控切换F0、F1时，可实现相位PSK 调制。
余弦函数表存储在ROM 中。
32位相位累加器的输出值截取高12位后与12位相位寄存器Pi 值相加，构成12位的相位地址，去寻址余弦ROM 表，寻址得到的幅度值经10位的高速D/A 转换后成为合成余弦信号。
输出信号总谐波分量的畸变量与时钟频率和输出信号频率之比m=fmt/f 有关，m 值愈大，谐波畸变愈小；m 值最小时，谐波畸变最大。
为消除m 值较小时的谐波畸变，输出端采用LC 高阶低通滤波器滤除高次谐波。
在设计中采用5阶Butterworth 低通滤波器，可以将50 MHz 以上的高次谐波功率降低60 dB ，可完全满足高精度信号源的要求。
322mt Kf f =M C L F SE L EC M POU T图7.6 AD9835内部结构框图3) 引脚说明AD9835引脚功能说明如表7.1所示。
表7.1 AD9835引脚功能说明4) 命令及控制寄存器说明AD9835的命令及控制寄存器说明见表7.2～表7.8。
表7.2 控制寄存器表7.4 命令表7.6 写数据到寄存器表7.7 设置SYNC、SELSRC表7.8 开关、复位、清零引脚PSELSCT 、PSEL0、PSEL1是外加调制信号，可用于对DDS进行直接位控调制，实现数字二值调频（FSK）和数字四值调相（PSK）。
引脚FSYNC、SCLK 、SDA TA用来对DDS进行程控工作模式设定。
数据传输方式为同步串行方式。
AD9835可以设定为SLEEP、RESET工作方式。
在SLEEP工作方式下，功耗为1.75 mW。
2. AD9835的典型应用电路如图7.7所示，REFIN与REFOUT相连接，则参考电压为1.21 V。
在引脚REFIN 接一个10 nF电容到地。
时钟电路由U2构成，U2为50 MHz晶体振荡信号源。
SCLK、SDA TA、FSYNC与单片机的P1.0、P1.1、P1.2引脚相连，为AD9835提供命令和频率寄存器中的数据，以便实现信号频率的设置和初相位的设置。
信号输出端IOUT接5阶Butterworth LC低通滤波器，通带截止频率为12 MHz，阻带截止频率为25 MHz，阻带衰减大于60 dB。
图7.7 AD9835 应用电路图 7.3.2 单片机及按键电路设计 1. A T89C2051的主要性能及引脚功能说明 A T89C2051的引脚如图7.8所示。
A T89C2051的性能如下： (1) 和MCS-51产品兼容。
(2) 2K 字节可重编程闪速存储器。
(3) 1000写/擦除周期。
(4) 2.7～6 V 的操作范围。
(5) 全静态操作:0～24 MHz 。
(6) 两级加密程序存储器。
图7.8 A T89C2051的引脚图V CC V CC1R ST /V PP2(RX D )P 3.03(TX D )P 3.14X TA L25X TA L16(I N T 0)P 3.27(I N T 1)P 3.38(T0)P 3.49(T1)P 3.510G N D20V CC 19P 1.718P 1.617P 1.516P 1.415P 1.314P 1.213P 1.1(A I N 1)12P 1.0(A I N 0)11P 3.7(7) 128×8位内部RAM。
(8) 两个16位定时器/计数器。
(9) 六个中断源。
(10) 编程串行UART通道。
(11) 直接LED驱动输出，I/O引脚缓冲器可吸收20 mA电流。
(12) 一个片内模拟比较器。
(13) 低功耗空载和掉电方式。
(14) 15根可编程I/O引线。
2. 单片机按键电路设计如图7.9所示，单片机采用Atmel公司的89C2051。
在XTAL.1和XTAL.2之间并联12MHz晶振，XTAL.1和XTAL.2分别与地之间接27 pF电容，为单片机提供12 MHz时钟。
单片机的机器周期为1μs。
图7.9 单片机及按键电路图复位电路采用X5045芯片。
当程序“跑飞”时，看门狗芯片X5045将单片机复位，从而保证系统能够正常运行。
4个按键中，S1为上键，S2为下键，S3为左键，S4为右键。
系统通过4个按键对信号输出频率进行设定。
上键S1增大频率步进间隔，下键S2减小频率步进间隔，左键S3按照所设定的频率步进间隔减小信号的输出频率，右键S4按照所设定的频率步进间隔增大信号的输出频率。
平时引脚在上拉电阻作用下保持高电平，当按键按下时，把引脚拉为低电平，通过程序来判断按键并实现相应的功能。
频率间隔与对应值如表7.9所示。
表7.9 频率间隔与对应值表7.3.3 显示电路设计1. PS7219基本原理 PS7219是一个高性能、低价格的多位LED 显示驱动器。
PS7219是武汉力源公司的产品，它在性能上完全兼容国外的产品MAX7219，并且还增添了位闪等功能。
其接口采用流行的同步串行外设接口（SPI ），可与任何一种单片机方便地接口，并可同时驱动八位共阴极LED 数码管或64只独立LED 发光二极管。
PS7219A 型内置一个可靠的μP 监控电路，可为外部提供一个脉宽大于140 ms 、触发门限典型值为4.63 V 的高电平复位信号。
图7.10 PS7219引脚图PS7219内部具有15×8 bit RAM 功能控制寄存器，可方便寻址，对每位数字可单独控制，刷新不需重写整个显示器。
显示亮度可数字控制，每位都具有闪烁使能控制位，引脚CON 置高电平，可禁止所有显示，达到降低功耗的效果，但同时并不影响对控制寄存器的修改。
PS7219还有一个掉电模式、一个允许用户选择从1位数显示到8位数显示的扫描界限寄存器和一个强迫所有LED 接通的测试模式。
N 个PS7219级联，可实现N ×8位LED 数码管的显示。
PS7219的应用很广泛，例如条形图显示、7段显示、工业控制、仪表控制面板、LED 模型显示等。
PS7219是共阴极ＬＥＤ显示驱动器，采用２４脚ＤＩＰ和ＳＯ两种封装，其引脚排列如图7.10所示。
2. 显示部分电路设计 如图7.11所示，PS7219与A T89C2051的连接为:RST 、LOAD 、DIN 、CLK 分别与单片机的RESET 、P3.3、P3.4、P3.5相连，通过串行连接方式，单片机把命令和要显示的数据传送给PS7219。