第5章 异步时序电路
《数字电子技术基础》——时序逻辑电路
第5章时序逻辑电路学习要点5.1 概述数字电子技术的两个重要组成部分：所以时序逻辑电路必须含有具有记忆能力的存储元件，最常用的存储元件是触发器。
在时序逻辑电路中既包含输出信号只取决于输入信号的门电路部分，又包含能实现存储功能的触发器部分。
&Q 时序逻辑电路示意图按照时序逻辑电路中触发器触发方式的不同，时序逻辑电路可以分为:同步时序逻辑电路&Q1Q该电路位为同步时序逻辑电路常用的时序逻辑电路描述方法有方程式、状态表、状态图和时序图。
例时序逻辑电路的输出逻辑表达式。
各触发器输入端的逻辑表达式。
&Q 1Q Q X1K Q==--将驱动方程代入相应触发器的特性方程中，所得到的该触发器的次态方程。
时序逻辑电路状态表00/0000/Z X 1n Q 10n Q +11n Q+0n Q--描述触发器的动态行为，显示了触发器如何根据当前所处的状态对不同的情况做出反应。
当X=1时，“00”、“01”、“10”、“11”这四个状态构成一个循环，称为“主循环”或如果每个无效状态在若干个时钟作用后都能够转入有效状态，进入“有效循环”，那么，称这个电路具有自启动能力；否则电路就不具有自启动能力。
器，并且不具有自启动能力。
--描述在时钟源CP作用下时序逻辑电路的状态及输出随输入和时间变化的波形，通常指有效循环的波形图。
作用下，各个触发器状态的变化情况。
5.2 时序逻辑电路的分析电路图同步时序逻辑5.2.2 同步时序逻辑电路分析举例例1 分析图示电路实现的逻辑功能。
各触发器初始状态为0。
Q 0Q 1Q 1Q 即各触发器的输入逻辑表达式：n Q Q 01=）输出方程：n QZ 0=（3）把驱动方程代入D 触发器的特征方程得状态方程：1n Q D +=10n n QQ+=n n n n n QQ Q Q Q10111+=+信号的作下，各触发可以看到，电路在时钟脉冲的作用下，每经过4个CP，电路状态循环一次，并且按照“11”、“10”、“01”、“00”降序排列。
第五章 异步时序逻辑电路时序逻辑电路分为同步时序电路和
脉冲异步时序电路也有Moore型和Mealy型之分。当输出Z 由现态和输入决定时，称这样的电路为Mealy型脉冲异步时 序电路，其激励函数和输出函数可表示为：
Zi f i ( x1 ,, xn , y1 ,, yr ) i 1,, m Y j g j ( x1 ,, xn , y1,, yr ) j 1,, r
Moore型电平异步时序电路的输出Z仅由二次状态y决定， 可以表示为：
Zi f i ( y1 ,, yr ) i 1,, m Y j g j ( x1 ,, xn , y1,, yr ) j 1,, r
由于输入电平信号直接推动电平异步时序电路翻 转，为使电路的翻转可以预测，使电路稳定可靠地工作， 需要对其输入信号作出一定的限制： 1. 不允许两个或多个输入端的电平同时改变，一个时刻 仅允许一个输入端由电平变化； 2. 输入信号应在前一个输入信号所引起的电路翻转结束 之后到来，也即仅当电路处于稳定状态时允许输入端出 现电平变化，当电路处于不稳定状态时输入端应保持不 变。
第五章 异步时序逻辑电路
时序逻辑电路分为同步时序电路和异步时序电路 两大类，它们之间的主要差别在于：同步时序电路有统 一的时钟信号，而异步时序电路没有统一的时钟信号。 电路工作时，同步时序电路在统一的时钟信号控制下， 步调一致地发生翻转、执行动作，具有良好的稳定性、 可靠性；而异步时序电路没有统一的时钟信号，电路的 翻转由输入信号直接推动，反应快、灵活性好。 按照输入信号的类型，异步时序电路可分为：脉 冲异步时序逻辑电路，其输入信号为脉冲信号；电平异 步时序逻辑电路，其输入信号为电平信号。这两种异步 时序电路的工作方式及描述、分析、设计方法有较大的 差别。
5.2.2 脉冲异步时序电路的设计 设计步骤： 1. 2. 3. 4. 5. 建立原始状态图、原始状态表； 状态简化； 状态编码； 确定激励函数和输出函数； 画出电路图。
异步时序逻辑电路的设计步骤
异步时序逻辑电路的设计步骤
异步时序逻辑电路的设计步骤如下：
1. 定义问题：明确电路的功能和需求。
确定输入和输出信号的定义，以及电路应对不同输入信号的输出期望。
2. 状态图设计：根据问题的定义，设计状态转换图。
状态转换图描述了电路的不同状态以及在不同输入信号下的状态转换。
3. 状态表设计：将状态转换图转化为状态表。
状态表列出了电路的不同状态、输入信号和对应的下一个状态。
4. 确定逻辑功能：根据状态表，确定电路在不同状态和输入信号下的逻辑功能。
可以使用布尔代数和逻辑门来实现逻辑功能。
5. 电路设计：将逻辑功能转化为电路结构。
可以使用逻辑门、触发器和其他组合逻辑电路元件来实现电路的逻辑功能。
6. 时序分析：分析电路的时序特性，包括时钟信号的频率和占空比，以及不同信号之间的时间关系。
7. 时序优化：优化电路的时序响应，提高电路的性能和稳定性。
8. 时序验证：通过仿真和验证技术，验证电路的时序行为是否符合设计要求。
9. 物理布局：根据电路的结构和尺寸，进行电路的物理布局设
计。
10. 电路实现：将物理布局转化为实际的电路实现。
可以使用FPGA、ASIC等技术来实现电路。
11. 确认功能：通过测试和验证，确认电路的功能是否满足设
计要求。
12. 优化和调整：根据测试结果，对电路进行优化和调整，提
高电路的性能和稳定性。
13. 文档记录：对电路的设计过程和结果进行文档记录，包括
设计文档、测试报告等。
以上是异步时序逻辑电路的设计步骤，根据具体的问题和要求，可能会有所不同。
数电第5章习题解答张克农版
5章课后习题解答5.1 一同步时序电路如图题5.1所示，设各触发器的起始状态均为0态。
(1) 作出电路的状态转换表；(2) 画出电路的状态图；(3) 画出CP作用下各Q的波形图；(4) 说明电路的逻辑功能。
[解] (1) 状态转换表见表解 5.1。
(2) 状态转换图如图解5.1(1)。
(3) 波形图见图解5.1(2)。
(4) 由状态转换图可看出该电路为同步8进制加法计数器。
5.2 由JK FF构成的电路如图题5.2所示。
(1) 若Q2Q1Q0作为码组输出，该电路实现何种功能?(2) 若仅由Q2输出，它又为何种功能?[解] (1) 由图可见，电路由三个主从JK触发器构成。
各触发器的J，K均固定接1，且为异步连接，故均实现T＇触发器功能，即二进制计数，故三个触发器一起构成8进制计数。
当Q2Q1Q0作为码组输出时，该电路实现异步8进制计数功能。
(2) 若仅由Q2端输出，则它实现8分频功能。
图题5.1图题5.2000 001 010 011111 110 101 100QQQ12CPQQ1Q2(1) (2)图解 5.1CP210n n nQ Q Q+1+1+1210n n nQ Q Q12345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 05.3 试分析图题5.3所示电路的逻辑功能。
[解] (1) 驱动程式和时钟方程02nJ Q =，01K =；0CP CP = 111J K ==；01CP Q =210n nJ Q Q =，21K =；2CP CP = (2) 将驱动方程代入特性方程得状态方程0+1000020 ()n n n n nQ J Q K Q Q Q CP =+=+1111 ()n n Q Q CP =+12210 ()n n n n Q Q Q Q CP =(3) 根据状态方程列出状态转换真值表(4) 作状态转换图(5) 逻辑功能：由状态转换图可见该电路为异步5进制计数器。
同步时序和异步时序电路
5 . 1 异步时序逻辑电路模型（一）异步时序逻辑电路的分类异步时序电路可以从不同的角度进行分类。
1•冲异步时序电路和电平异步时序电路输入信号有脉冲信号和电平信号两种。
所谓电平信号是以电平的高低来表示信号；而脉冲信号是以脉冲的有无来表示信号。
根据输入信号的不同，异步时序电路又分脉脉冲时序电路和电平异步时序电路两种。
如果加到异步时序电路的输入为脉冲，则称为脉冲异步时序电路；反之，如果输入信号为电平.则称为电平异步时序电路。
2.米勒电路和莫尔电路根据输出与输入的不同关系，异步时序电路有米勒电路和莫尔电路两种类型。
假如电路的输出状态不仅与输入状态有关，还与二次状态有关，这样的异步时序电路称米勒电路；如果电路的输出状态仅与二次状态有关，而与输入状态无关，这样的异步时序电路称为莫尔电路。
（二）异步时序逻辑电路的一般结构异步时序电路由组合电路和存储电路两部分组成。
脉冲异步时序电路的存储电路常采用触发器，它可以是时钟控制触发器，也可以是基本R-S触发器。
在使用时钟控制触发器时，触发器不被统一的时钟脉冲同步，每个触发器的时钟端作为一个独立的输入端。
电平异步时序电路的存储电路采用延迟元件，它可以是外加的延迟元件，也可以利用反馈回路的附加延迟。
脉冲异步时序电路与同步时序电路的主要差别是电路的状态改变方式不同，前者在输入信号的控制下改变状态，而后者却在同一时钟脉冲控制下改变状态。
这一差别导致了脉冲异步时序电路和同步时序电路在分析和设计方法上都有若干差别。
一、5 . 2 脉冲异步时序逻辑电路脉冲异步时序电路状态的改变直接依赖于输入脉冲，即每来一个输入脉冲，电路状态发生一次变化。
由于触发器没有公共的时钟脉冲来同步，电路状态的转换将不可预测。
为了使脉冲异步时序电路可靠工作，对脉冲异步时序电路的输入信号应作如下规定：（1）不允许在两个（或两个以上）输入端同时加输入脉冲；（2）第二个输入脉冲的到来，必须在第一个输入脉冲所引起的整个电路的响应完全结束之后。
异步时序电路
异步时序电路
异步时序电路是一种按照信号变化而变化的电路，是指在信号变化之后，电路内部切换状态的动作和电路变化之间没有固定的时间关系，只是
受控于信号的概念。
异步时序电路是电子电路中的一种经典的逻辑运算电路，结构比较简单，节省 special circuit，通过几个简单的门逻辑电路，可以实现复杂的功能。
异步时序电路的特性是不必要的同步设备，它的应
用非常广泛，可以应用于各种计算机系统，如中央处理器、控制器等。
异
步时序电路大大提高了处理机的处理速度，缩短了处理机的响应时间，因此，异步时序电路在计算机上发挥着重要的作用。
第5章时序逻辑电路思考题与习题题解
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
数字电子技术 第5章 时序逻辑电路的分析
40
5.8异步计数器
1.异步计数器的概念：异步计数器中的 触发器不会同时改变状态，因为它们没 有共同的时钟脉冲
41
2. 三位异步二进制计数器
42
波形图
Q0:2分频 Q1:4分频 Q2:8分频
Q0 Q1’ Q2
43
3.四位异步十进制计数器
1 CP 2 3 4 5 6 7 8 9 10
起译码 作用
电路分析： Di输入的数据，在cp 上升沿作用下,逐位 向左移动，经过4个 脉冲，将把输入的第 1个数传送到输出D0。
电压波形
34
5.5.MSI移位寄存器
M=0 M=1
串行输出
74LS95右移 移位寄存器
并 行 输 出
(1)电路形式：电路接成串行移位右移，并行输入，并行输出。 (2)工作原理：当方式控制M=1时，允许数据以并行方式输入，在cp2作用下，并 行存入J-K FF，并以并行方式输出Data.Q0~Q3。当M=0时，并行输入被禁止， 允许串行输入到J-K FF，在cp1作用下逐位右移。
1
1
1
1
4位异步二进制计数器(74LS93)
电路特点： 74LS93是一个MSI.模2×8进制计数器。从电路形式上看，第1 个FF为2进制，第2~4个FF是8进制计数器。采用两个时钟脉冲 CPA，CPB，有2个复位输入端，为方便灵活使用。
46
74LS93应用
用74LS93构成模16计数器。 将QA(第一级FF输出)作为CPB 使用，成为模16计数器。
(4)将驱动方程分别代入J-K FF的特性方程：
001 000 (2)时序电路的输出为Q3Q2Q1
(3)各FF的驱动方程： J1=Q3 K1=1 J2=1 K2=1 J3=Q2Q1 K3=1
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
0000 →1011 →1111 →0110 →？
17 2015/11/23 模拟电子学基础 此处：１０－＞０１，若先变１１，则１１１１，若先变００，则１１０１．Ｃ
复旦大学信息科学与工程学院
临界竞争与非临界竞争
基本型异步时序电路在某个输入作用下，从一 个稳定状态转换到另一个稳定状态时，如果有 多于一个的状态变量需要同时发生变化，则称 电路存在竞争
11 00 01 11 11
10 00 00 11 11
12
初始状态 共有8个稳定状态
01 11 10
2015/11/23
00
模拟电子学基础
复旦大学信息科学与工程学院
状态转换图
10 01 00 0110 1100 01 11 00 11 0101 01 1111 1101 01 10 11 00 1011
每次输入发生改变后，必须等待电路稳定 后方可允许下一个输入发生变化 无冒险 无临界竞争
2015/11/23
模拟电子学基础
28
复旦大学信息科学与工程学院
基本型异步时序电路设计的一般过程
原始 问题
状态转 换图 状态流 程表
化 简
状 态 分 配
激励 函数 输出 函数
逻 辑 图
自然语言描述， 也可以用波形图 或其他方式描述
注意状态转换的相邻 性，使得状态转换不 发生临界竞争。
不能存在 冒险
2015/11/23
模拟电子学基础
29
复旦大学信息科学与工程学院
例
设计一个异步时序电路，它有两个输入端 x1x2， 一个输出端 z。当输入 x1x2 = 00时，输出 z = 0。 若在 x1 由 0 变 1 时 x2 已经是逻辑 1，即 x2在 x1
2015/11/23 此处：所作的各种假设，列出来。
模拟电子学基础
4
复旦大学信息科学与工程学院
P204 图5-2的例子：分析输入发生变化后，输 出达到稳定的过程。
基本型异步时序电路的两个基本限制条件： （1）在电路达到稳定状态之前不允许输入发生 变化。 （2）每个时刻只允许一个输入变量发生变化。
y1 1 &
1
&
&
Y1 z
& & y2 & Y2
输出
状态
2015/11/23 模拟电子学基础
激励
11
复旦大学信息科学与工程学院
激励函数和状态流程表
Y1 x1 x2 y2 x2 y1 y 2 x1 y1 Y2 x1 y1 x2 y2
y1 y2
00
x1x2
00 00 00 00
01 10 01 01 10
相邻状态分配的例子
原始问题
x1x2
A B C D
要求的相邻 关系
10 B B D B C 11
01
相邻编码后的 状态流程表
s x1x2
00 10 11 00 00 11 11 01 01 10 10 01 01 11 00 10 10 00 10 10 10 01 01
s
00 A C C D
01 B B D D
x1x2=11 11 01 10 11
状态转换过程
2015/11/23 模拟电子学基础 此处：状态指的什么东西？ Ｘ１ｘ２ｙ１ｙ２
7
复旦大学信息科学与工程学院
状态转换图
01 00
dd01
dd
0000
10
dd10
dd
初始总态
功能：类似抢答器
2015/11/23 模拟电子学基础
8
复旦大学信息科学与工程学院
23
复旦大学信息科学与工程学院
相邻的状态分配
相邻状态：
001 00 01 000 011 10 11 010 110 101 100 111
相邻状态分配： 使每个稳定态与它的激励态相邻，可以避免临 界竞争。
24
2015/11/23 模拟电子学基础 此处：稳定态、激励态，分别是什么？
复旦大学信息科学与工程学院
若在输入x2为逻辑1期间，输入x1发生0到1的变化（上
2015/11/23
模拟电子学基础
15
复旦大学信息科学与工程学院
5.2 基本型异步时序电路中的竞争与冒险
X1 X2
竞争的例子
y1 1 &
&
&
Y1ቤተ መጻሕፍቲ ባይዱ
1
& & & & y2
Y1 x1 x2 y1 x1 y1 y 2 x1 x2 Y2 x2 y1 x1 y1
模拟电子学基础
19
2015/11/23
复旦大学信息科学与工程学院
临界竞争的例子1
不同的转换次 序导致不同的 结果：临界竞 争 不同的转换次 序，相同的结 果：非临界竞 争
y1y2
00 01 11
x1x2
00 11 11 10
01 00 00 00 00
11 11 01 11 11
10 01 01 11 00
为显式的输入对待
2015/11/23 模拟电子学基础
2
复旦大学信息科学与工程学院
5.1 基本型异步时序电路分析
基本型异步时序电路的模型
z1 输出变量 zn
x1 输入变量 xm
y1 系统状态 yr
组合电路
Y1
Yr 激励状态 延时
系统总态 {x1,...xm,y1,...yr}
2015/11/23
延时
之前变为1，则输出 z = x1x2。若 x1 在 x2之前变为
1 则输出 z = 0。
A x1 x2 z t0
2015/11/23
B
C
D
A
E
F
G
A
t1 t2
t3
t4
t5
模拟电子学基础
t6
t7 t8
t9
30
复旦大学信息科学与工程学院
状态转换图与状态流程表
B/0 01 A/0 00 10 00 E/0 10 11 F/0 01 00 11 G/0 00 11 01 C/1 10 D/0 00 11 状态 A B C D E F G 激励态 X = 00 A A A A A X = 01 B B B G G X = 11 C C F F F C X = 10 E D D E E 输出 0 0 1 0 0 0 0
x1 x2 Y1 Y2 y1 y2 z t0 t1 t2 t3
2015/11/23 此处：先给出Ｙ１Ｙ２，再延时。
z x1 y1
t4
t5
t6
t7
t8
t9 t10
t11
t12
14
模拟电子学基础
复旦大学信息科学与工程学院
功能描述
升沿），则在随后的x1第一个逻辑1期间输出等于逻 辑0，其余时间均输出逻辑1。
E
011
C 010
B
001
应该是：增加了三个中间状态。
增加了两个中间状态，使得所 有状态转换都是相邻的
27 2015/11/23 模拟电子学基础 此处：画图的顺序是什么？从ｙ１ｙ２ｙ３状态到ｘ１ｘ２激励后状态的变化相邻
复旦大学信息科学与工程学院
5.3 基本型异步时序电路设计
限制与要求
每次只允许一个输入变量发生改变
基本型异步时序电路状态转换的特点
假定所有输入中每次只有一个输入发生改变，
所以没有类似00→11的状态转换。
输入改变以后，到达的总态如果是不稳定总态，
则状态转换过程将继续进行，直到到达稳定总
态。
2015/11/23
模拟电子学基础
9
复旦大学信息科学与工程学院
基本型异步时序电路分析的一般过程
激励方程
复旦大学信息科学与工程学院
第5章 异步时序电路
本章内容：ｐ１－２６，ｐ４9－５５
复旦大学信息科学与工程学院
异步时序电路的分类
基本型异步时序电路
没有触发器，依靠电路反馈记忆状态，输入信 号为电平型信号 脉冲型异步时序电路 依靠触发器记忆状态，输入为脉冲信号（时钟
信号），但是没有统一的时钟，并且将时钟作
0000 00 1000 10 10 11
包含所有稳定状态和所有转换途径
2015/11/23 模拟电子学基础 此处：稳定状态指的什么？Ｘ１ｘ２ｙ１ｙ２
13
复旦大学信息科学与工程学院
在特定输入条件下的时序图
输入x1x2 = 00,01,11,10,00,01,11,01,11,10,00,10,00 总态x1x2y1y2 = 0000, 0110, 1111, 1011, 0000, 0110, 1111, 0101, 1101, 1000, 0000, 1000, 0000
2015/11/23
模拟电子学基础
5
复旦大学信息科学与工程学院
基本型异步时序电路分析的例子
X1
1
& & & Y1
系 统 总 态
y1 y2 X2
1
& & & Y2
RES
系统状态
假想的延时环节
激励状态
6
2015/11/23 模拟电子学基础 此处：假想的延时环节具体是什么？线路延迟。
复旦大学信息科学与工程学院
Y2
1
2015/11/23
模拟电子学基础
16
复旦大学信息科学与工程学院