ARM7当中的中断与中断屏蔽程序
ARM体系的7种工作模式
ARM体系的7种工作模式一、ARM体系的CPU有以下7种工作模式：1、用户模式（usr）：正常的程序执行状态2、快速中断模式（fiq）：3、中断模式（irq）：4、管理模式（svc）：操作系统使用的保护模式5、系统模式（sys）：运行具有特权的操作系统任务6、数据访问终止模式（abt）：数据或指令预取终止时进入该模式7、未定义指令终止模式（und）：未定义的指令执行时进入该模式注解：可以通过软件来进行模式切换，或者发生各类中断、异常时CPU自动进入相应的模式；除用户模式外，其余6种工作模式都属于特权模式；特权模式中除了系统模式以外的其余5种模式称为异常模式；大多数程序运行于用户模式；进入特权模式是为了处理中断、异常、或者访问被保护的系统资源；二、ARM体系的CPU有两种工作状态1、ARM2、THumbCPU上电处于ARM状态三、寄存器ARM有31个通用的32位寄存器，6个程序状态寄存器，共分为7组，有些寄存器是所有工作模式共用的，还有一些寄存器专属于每一种工作模式；R13——栈指针寄存器，用于保存堆栈指针；R14——程序连接寄存器，当执行BL子程序调用指令时，R14中得到R15的备份，而当发生中断或异常时，R14保存R15的返回值；R15——程序计数器；快速中断模式有7个备份寄存器R8—R14，这使得进入快速中断模式执行很大部分程序时，甚至不需要保存任何寄存器；其它特权模式都含有两个独立的寄存器副本R13、R14，这样可以令每个模式都拥有自己的堆栈指针和连接寄存器；四、当前程序状态寄存器（CPSR）CPSR中各位意义如下：T位：1——CPU处于Thumb状态，0——CPU处于ARM状态；I、F（中断禁止位）：1——禁止中断，0——中断使能；工作模式位：可以改变这些位，进行模式切换；五、程序状态保存寄存器（SPSR）当切换进入某一个特权模式时，SPSR保存前一个工作模式的CPSR值，这样，当返回前一个工作模式时，可以将SPSR的值恢复到CPSR中；六、模式切换当异常发生，CPU进入相应的异常模式时，以下工作是由CPU自动完成的：1、在异常模式的R14中保存前一工作模式的下一条即将执行的指令地址；2、将CPSR的值复制到异常模式的SPSR中；3、将CPSR的工作模式设为该异常模式对应的工作模式；4、令PC值等于这个异常模式在异常向量表中的地址，即跳转去执行异常向量表中的相应指令；从异常工作模式退回到之前的工作模式时，需要由软件来完成以下工作：1、将异常模式的R14减去一个适当的值（4或8）后赋给PC寄存器；2、将异常模式SPSR的值赋给CPSR；。
ARM7(sc44b0)外部中断笔记
ARM7（sc44b0）外部中断笔记对于sc44b0它也是一种单片机，一种比较高级的单片机而已，所以他也跟51单片机一样有外部中断，不同51单片机的是，他有8个外部中断源，对应的是8个管脚，（51只有两个，int0和int1，P3.3和P3.4），分别是Port G八个管脚。
而对于外部中断4 \5\6\7很多都是共用寄存器，他们是通过或逻辑公用一个中断请求线。
下面就具体来说说使用外部中断的一些必要的配置。
一，对管脚的配置，因为Port G有三种功能用法，要通过对rPCONG(端口G配置寄存器)的配置来选用Port G的外部中断的功能。
其配置表如下所以应该将其配置为11（设置为中断功能状态）；二，中断模式的选择，中断模式有两种，FIQ（快速中断模式）和 IRQ（中断模式）两种，一般没有特殊要求都用IRQ模式即可。
可以通过对中断模式寄存器rINTMOD配置获得。
如表下三，是否允许中断，即中断使能位。
通过对中断控制寄存器INTCON的配置即可，如表下通过对中断控制寄存器的配置即可，可以看出只要让intcon的【1】位置零即可使中断使能。
四，外部中断方式的选择，低电平或上升沿触发呢，还是别的，这就要对外部中断方式寄存器（EXTINT）的配置，其表如下由上表可知，如果要用下降沿触发，就可将EXTINT 的值给0x22222222；将所有的外部中断都设置为下降沿触发。
五，当中断捕抓到以后，要引起什么变化呢？或者说用什么来捕抓呢？在sc44b0中用了两个寄存器来捕抓，一个中断挂起寄存器（INTPND），和外部中断挂起寄存器（EXINTPND）,一开始不明白挂起是什么意思，后来才懂，差不多就相当与51单片机的标志位一样，当中断发生后，就将挂起寄存器的对应的某一位置一或置零，外部中断挂起寄存器如表下中断挂起寄存器：当中断产生后，是将INTPND的【21】位置一的；所以，判断有无外部中断，就可以通过读取挂起寄存器对应的为，即可知道是否有无中断。
ARM的七种异常类型
ARM7支持六种操作模式：（1）用户模式（usr）：正常的程序执行状态（2）FIQ模式(fiq)：支持数据传送或通道处理（3）IRQ模式(irq)：用于通用的中断处理（4）管理模式(svc)：用于操作系统的保护模式（5）异常模式(abt)：数据或者指令预取异常时进入（6）无定义模式(und)：当无定义指令被执行时进入（7）软件控制，外部中断，异常处理都可以改变操作模式。
大部分的应用程序在用户模式下执行。
其他模式，比如管理模式，在中断、异常服务、或者访问被保护资源时进入。
ARM 的中央寄存器集是16 个用户寄存器R0 – R15。
这些寄存器均是32 位宽度，R0 – R12 没有其他特殊功能，寄存器R13 – R15在CPU中有特殊功能。
R13被用作栈指针（stack pointer,SP）。
R14被称为链接寄存器（link register, LR），当调用一个函数时返回地址被自动保存到链接寄存器，在函数返回时有效。
这使得快速进入和返回“叶”函数（不调用其他函数的函数）成为可能。
如果函数是分支的一部分（即该函数将调用另一个函数），链接寄存器必须入栈（R13）。
R15 是程序计数器（program counter, PC）。
有趣的是，许多指令也可以在R13 – R15中执行，就像它们是标准的用户寄存器。
ARM中断的问题ARM的七种异常类型－－－－－－－－－1> 复位异常2> 数据访问中止异常3> 快速中断请求异常4> 一般中断请求5> 预取指令异常6> 软件中断异常7> 未定义异常－－－－－－－－－－－－－－－－－－－－－－－－－问题：1> 为什么除了进入复位异常模式外，在别的异常处理模式中都允许FIQ中断？2> 数据访问中止异常的优先级大于 FIQ异常，为什么在数据访问异常处理模式中，还允许 FIQ中断？这样不就成了：在高优先级异常处理中允许低优先级的中断发生？即使这样，因为FIQ中断的优先级 < 数据异常中断优先级，也不会进入 FIQ中断处理程序啊，这样不就更没有用处了？？ARM体系的各种异常的分析（学习日记）- [ARM7TDMI]版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明/logs/10669519.html1.复位异常（1）当内核的nRESET信号被拉低时，ARM处理器放弃正在执行的指令，当nRESET信号再次变高时，ARM处理器进行复位操作；（2）系统复位后，进入管理模式对系统进行初始化，复位后，只有PC（0x00000000）和CPSR （nzcvqIFt_SVC）的值是固定的，另外寄存器的值是随机的。
ARM的异常处理学习笔记转贴
ARM 的异常处理学习笔记转贴ARM的异常处理这部分比较不好理解。
当异常中断发生时，系统执行完当前指令后，将跳转到相应的异常中断处理程序处执行。
当异常中断处理程序执行完成后，程序返回到发生中断指令的下条指令处执行。
在进入异常中断处理程序时，要保存被中断程序的执行现场，从异常中断处理程序退出时，要恢复被中断程序的执行现场。
1、引起异常的原因(1)、指令执行引起的异常软件中断、未定义指令(包括所要求的协处理器不存在是的协处理器指令)、预取址中止(存储器故障)、数据中止。
(2)、外部产生的中断复位、FIQ、IRQ。
2、ARM中异常中断的种类(1)、复位(RESET)a、当处理器复位引脚有效时，系统产生复位异常中断，程序跳转到复位异常中断处理程序处执行，包括系统加电和系统复位。
b、通过设置PC跳转到复位中断向量处执行称为软复位。
(2)、未定义的指令当ARM处理器或者是系统中的协处理器认为当前指令未定义时，产生未定义的指令异常中断，可以通过改异常中断机制仿真浮点向量运算。
(3)、软件中断这是一个由用户定义的中断指令(SWI)。
可用于用户模式下的程序调用特权操作指令。
在实时操作系统中可以通过该机制实现系统功能调用。
(4)、指令与取终止(Prefech Abort)如果处理器预取的指令的地址不存在，或者该地址不允许当前指令访问，当被预取的指令执行时，处理器产生指令预取终止异常中断。
(5)、数据访问终止(DATAABORT)如果数据访问指令的目标地址不存在，或者该地址不允许当前指令访问，处理器产生数据访问终止异常中断。
(6)、外部中断请求(IRQ)当处理器的外部中断请求引脚有效，而且CPSR的寄存器的I控制位被清除时，处理器产生外部中断请求异常中断。
系统中个外设通过该异常中断请求处7)、快速中断请求(FIQ) 理服务。
(当处理器的外部快速中断请求引脚有效，而且CPSR的F控制位被清除时，处理器产生外部中断请求异常中断。
不同CPU中断技术对比
不同CPU中断技术对比摘要：本文大体论述了80x86,80c51,和ARM在中断源，中断申请方式、中断优先级管理方式、中断的处理过程、中断向量等方面比较。
关键词：CPU，80x86,80c51,，ARM，中断申请方式，中断优先级管理方式，中断的处理过程，中断向量。
正文：一、X86 CPU，80C51，ARM中断源：X86 CPU支持256个中断向量，中断号00H--0FFH 。
0~19是系统预定义的异常和NMI，20~31被Intel保留，如表1。
所以，外部中断从32开始。
CPU处理的流程都一样，在执行完当前指令后，根据中断源提供的中断向量，在IDT中找到并调用相应的服务例程。
X86 CPU中断分为内部中断和外部中断。
内部中断分为：软中断，内部中断和异常，异常分为3种：Fault：可以被更正的错误，异常处理程序的返回地址是产生fault的指令。
Trap：执行trap指令(例如INT 3)后被报告的异常，异常处理程序的返回地址是产生trap指令的后一条指令。
Abort：严重错误，无法继续执行。
外部中断分为：不可屏蔽硬件中断和可屏蔽硬件中断。
不可屏蔽硬件中断（02H）：由NMI端引入的中断请求，中断请求不可被屏蔽；可屏蔽硬件中断请求：由INTR端引入，中断请求可由IF=0进行屏蔽，使中断请求不进入。
表180C51的中断系统包括中断源、中断允许寄存器IE、中断优先级寄存器IP、中断矢量等。
在80C51中，只有两级中断优先级。
图1是80C51的中断系统结构示意图。
80C51有5个中断源分别为：两个外部中断源INT0、INT1和三个内部中断源T0、T1定时/计数谥出中断源和串行口发送或接收中断源。
外部中断是由外部信号引起的，它们的中断请求信号分别从引脚INT0和INT1上引入图1ARM 7TDMI具有常规中断（IRQ）、快中断（FIQ）和软件中断（SoftWare Interrupt）三种中方式。
常规中断和快中断都是硬件中断。
分析流水线处理器的中断和异常响应机制
分析流水线处理器的中断和异常响应机制——以ARM7系列3级流水线为例SC11011042-吴德云为增加处理器指令流的速度，ARM7系列使用3级流水线，允许多个操作同时处理，比逐条指令执行要快。
[1]图1ARM7流水线技术示意图PC 指向正被取指的指令，而非正在执行的指令。
ARM 流水线的一条指令只有在完全通过”执行”阶段才被处理。
这句话很重要，也就是说，当处理器开始取第四条指令时，第一条指令才完成执行。
我们如果不考虑流水线的设计，只看它的原理，其实是很简单的，他的复杂之处在于发生流水线冒险时，如何保证其工作得仍然很好。
流水线冒险一般分为控制冒险和数据冒险，而数据冒险一般可分为阻塞(即下一条指令依赖于前一条指令的结果)、分支和跳转、异常（异常和中断）。
由于ARM 是硬件flush 流水设计的，当发生冒险时，会暂停取指，然后清流水，(MIPS 解决冒险通常依赖于编译器，比如插入一条NOP 指令及重新排列指令序列)。
1.1ARM7的中断响应机制1.1.1中断延时从外部请求信号发出到取出对应的中断服务程序(ISR)的第一条指令，这期间的间隔时间。
1.1.2中断过程ARM 体系中通常在存储地址的低端固化了一个32字节的硬件中断向量表，用来指定各异常中断及其处理程序的对应关系。
当一个异常出现以后，ARM 微处理器会执行以下几步操作：1）保存处理器当前状态、中断屏蔽位以及各条件标志位；2）设置当前程序状态寄存器CPSR 中相应的位；3）将寄存器lr_mode 设置成返回地址；4）将程序计数器(PC)值设置成该异常中断的中断向量地址，从而跳转到相应的异常中断处从存储器中读取指令解码指令寄存器读（从寄存器Bank ）移位及ALU 操作寄存器写（到寄存器Bank ）PC PC PC -4PC-2PC -8PC -4ARM Thumb理程序处执行。
在接收到中断请求以后，ARM处理器内核会自动执行以上四步，程序计数器PC总是跳转到相应的固定地址。
ARM 7 精简总结
ARM 7 精简总结1. 3V操作并同5V系统兼容（电源比较敏感的应用）2 . 32位的RISC结构处理器（32位地址和数据总线）3.Little/Big Endian 操作模式拓展：ARM7 依据BIGNED 信号为高或者低，将MEM中的数据当作Big Endian或Little Endian 格式，MEM 被看作字节线性存储，序号从0向上排列，字节0到3为第一个存储字，4 到7为第二个，以此类推。
在LittleEndian格式，一个字的最小号字节被当作最低字节，最大号字节被当作最高字节。
字节0将被连结到数据线D[7：0]。
在Big Endian 格式下，最高字节被存在MEM中的最低地址，最低字节被存在MEM的最高地址。
MEM中字节0对应数据线D[31:24],endianism只影响加载和存储指令4.快速中断响应，适合于实时系统5.支持虚拟内存，高级语言6.应用：电讯（GSM终端控制）数据通信（协议转换）便携式计算机（掌上电脑）自动控制系统（发动机管理单元）信息存贮系统（存储卡）图像处理（JOEG控制器）7. 指令集包含11种基本类型：<1>两种类型用于偏上算术逻辑单元，桶式移位器和乘法器，在31个寄存器（32位）间执行高速操作；<2>三种类型的指令控制数据在存储器和寄存器之间传送，一种用于弹性地址，一种用于高速内容切换，一种用于交换数据；<3>三种类型的指令用于控制流程和特权级执行；<4>三种专门用于控制外部的协处理器，此种协处理器允许指令集的功能以开放和统一的格式扩展到片外。
8.应用了流水线技术9. ARM7 有32位的地址总线，所有的ARM 处理器共享同一个指令集，ARM7 可以配置成26位地址线，向下兼容其他更早期的处理器10.信号描述11. 操作模式选择ARM7有32位地址和32位数据线。
处理器支持字节（8位），字（32位）数据类型，字必须四个字节对齐。
ARM开发板使用手册
ARM开发板使用手册PHILIP LPC2132ARM7TDMI第一章介绍LPC2132开发板是专门为arm 初学者开发的实验板，用户可以做基础的arm实验，也可以做基于ucos-ii的操作系统实验。
本系统的实验源代码全部开放，用户可以在此基础上开发产品，减少重复劳动。
由于LPC2132体积很小，并且功能强大，因此特别适合需要复杂智能控制的场合，其运行速度高于早期的80486计算机，而体积只有指甲大。
我们已经将LPC2132产品成功应用在干扰比较强的工业场合，经过6个月的运行，各项指标符合要求。
因此我们特别推荐这一款开发板作为ARM初学者入门。
由于此款开发板体积很小，非常适合直接应用在工业以及民用智能控制器的场合。
LPC2132 CPU介绍LPC2131/2132/2138 是基于一个支持实时仿真和跟踪的16/32 位ARM7TDMI-STM CPU，并带有32kB、64kB 和512kB 嵌入的高速Flash 存储器。
128 位宽度的存储器接口和独特的加速结构使32 位代码能够在最大时钟速率下运行。
对代码规模有严格控制的应用可使用16 位Thumb 模式将代码规模降低超过30%，而性能的损失却很小。
较小的封装和很低的功耗使LPC2131/2132/2138 特别适用于访问控制和POS 机等小型应用中；由于内置了宽范围的串行通信接口和8/16/32kB 的片内SRAM，它们也非常适合于通信网关、协议转换器、软件modem、语音识别、低端成像，为这些应用提供大规模的缓冲区和强大的处理功能。
多个32 位定时器、1个或2 个10 位8 路的ADC、10 位DAC、PWM 通道、47 个GPIO 以及多达9 个边沿或电平触发的外部中断使它们特别适用于工业控制应用以及医疗系统。
主要特性●●16/32 位ARM7TDMI-S 核，超小LQFP64 封装。
●●8/16/32kB 的片内静态RAM 和32/64/512kB 的片内Flash 程序存储器。
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ARM7 当中的中断与中断屏蔽程序
ARM 是在电子电路中常见的芯片系统之一，在很多设计中都会使用ARM 芯片。
本文将为大家介绍ARM7 当中的中断工作模式，ARM7 处理器具有2 个中断输入，分别为IRQ 中断和FIQ 中断，如图1 所示。
其对应的中断操作模式为向量中断IRQ 模式（用于通用中断处理）和快速中断FIQ 模式（支持数据传输或通道处理）。
图1
向量中断请求（IRQ）是一个由nIRQ 输入端的低电平所产生的正常中断。
IRQ 的优先级低于FIQ，对于FIQ 序列它是被屏蔽的。
任何时候在一个特权模式下，都可通过置位当前程序状态寄存器（CPSR）中的I 位来禁止IRQ。
快速中断请求（FIQ）支持数据转移或通道处理，在ARM 状态中，FIQ 模式有8 个专用的寄存器可用来满足寄存器保护的需要，这是上下文切换的最小开销。
将nFIQ 信号拉低可实现外部产生FIQ。
在一个特权模式中，可通过置位当前程序状态寄存器（CPSR）中的F 标志来禁止FIQ 异常。
当F 标志清零时，ARM7 处理器在每条指令结束时检测FIQ 同步器输出端的低电平。
ARM7 中断屏蔽程序实现
ARM7 内核包含1 个当前程序状态寄存器（CPSR），该寄存器中包含条件代码标志位、控制中断的使能和禁止位，以及设置处理器操作模式位。
当前程序状态寄存器如图2 所示。
图2
当前程序状态寄存器的控制位中包含2 个中断禁止位——I 和F 位：当I 位。