Quartus II的使用
第2章_Quartus_II开发环境的使用
第2章_Quartus_II开发环境的使用Quartus II是一款由英特尔公司开发的集成电路设计软件，广泛应用于数字电路设计和可编程逻辑设备（PLD）的开发环境。
本章将介绍Quartus II开发环境的使用方法，并详细讲解其主要功能和操作流程。
首先，打开Quartus II软件，点击“文件”菜单，然后选择“新建项目”选项。
在出现的对话框中，输入项目名称和存储位置，并选择FPGA芯片型号。
点击“下一步”按钮，然后选择项目类型（一般为“普通VHDL项目”或“普通Verilog项目”），点击“下一步”按钮即可完成项目创建。
接下来，我们需要向项目中添加源文件。
点击“项目”菜单，然后选择“添加文件”选项。
在出现的对话框中，选择需要添加的源文件，点击“确定”按钮。
如果项目中有多个源文件，可以重复操作多次。
在项目中添加源文件后，我们需要进行编译。
点击“编译”菜单，然后选择“编译项目”选项。
Quartus II将对项目中的源文件进行语法检查和综合，并生成目标设备可执行文件。
接下来，我们需要进行功能仿真。
点击“工具”菜单，然后选择“RTL仿真器”选项。
在出现的对话框中，选择仿真源文件和仿真时长，点击“确定”按钮。
Quartus II将对源文件进行仿真，并生成波形图。
波形图生成后，我们可以对设计进行优化。
点击“工具”菜单，然后选择“组合逻辑优化器”选项。
在出现的对话框中，选择设计文件和优化选项，点击“确定”按钮。
Quartus II将对设计进行优化，并生成优化后的电路文件。
优化后的设计可以进行布局布线。
点击“工具”菜单，然后选择“物理编译器”选项。
在出现的对话框中，选择物理约束和布局布线选项，点击“确定”按钮。
Quartus II将根据物理约束对设计进行布局布线，并生成布局布线后的电路文件和报告。
布局布线完成后，我们可以进行时序分析。
点击“工具”菜单，然后选择“时序分析器”选项。
在出现的对话框中，选择设计文件和时钟约束，点击“确定”按钮。
QuartusII软件的使用方法
QuartusII软件的使用方法冯海芹编四川托普信息技术职业学院电子与通信系QuartusII的设计流程QuartusII软件的使用方法一、设计输入1.建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA 软件默认为工作库（Work Library）。
一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
首先建立工作库目录，以便存储工程项目设计文件。
在D盘下新建文件夹并取名Mydesign。
双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。
使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。
在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。
(1)打开建立新工程管理窗。
选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。
(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。
单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。
这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。
（2）将设计文件加入工程中。
单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。
第4章 Quartus II 使用方法嵌入式逻辑分析仪
EDA技术与VHDL第4章Qiartus II 使用方法1．创建工程准备工作KONXIN1．创建工程准备工作2. 创建工程2.创建工程2.创建工程3．编译前设置3．编译前设置4．全程编译K X康芯科技K X康芯科技4.1 QuartusII设计流程5．时序仿真5．时序仿真图4-10 波形编辑器5．时序仿真图4-11 设置仿真时间长度5．时序仿真图4-12 .vwf激励波形文件存盘4.1.2 创建工程图4-13 向波形编辑器拖入信号节点5．时序仿真图4-14 设置时钟CLK的周期5．时序仿真图4-15 设置好的激励波形图5．时序仿真图4-16 选择总线数据格式5．时序仿真图4-17 选择仿真控制5．时序仿真图4-18 仿真波形输出5．时序仿真图4-19 选择全时域显示6．观察RTL电路7．引脚锁定和下载图4-20 Assignment Editor编辑器7．引脚锁定和下载图4-21 表格方式引脚锁定对话框图7．引脚锁定和下载4-22 图形方式引脚锁定对话框8．编程下载图4-23 选择编程下载文件8．编程下载图4-24加入编程下载方式8．编程下载图4-25 双击选中的编程方式名9．AS模式编程图4-26 ByteBlaster II接口AS模式编程窗口10．JTAG间接模式编程图4-27 选择目标器件EP1C6Q24010．JTAG 间接模式编程图4-28 选定SOF文件后，选择文件压缩10．JTAG间接模式编程图4-29 用JTAG模式对配置器件EPCS1进行间接编程逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电平（高或低），并加以存储，用图形的方式直观地表达出来，便于用户检测、分析电路设计(硬件设计和软件设计) 中的错误，逻辑分析仪是设计中不可缺少的设备，通过它，可以迅速地定位错误，解决问题，达到事半功倍的效果。
逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。
Quartusii基本操作
QuartusII的基本操作Altera公司开发的功能最强大的PLD编译工具一、建立工程.1、「File」→「New Project Wizard」开始新工程的建立设置。
『NEXT』2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、『finish』完成工程的设置。
二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文件“VerilogHDL File”1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。
2、编译设置:「Assignment」→「Compiler Settings Wizard」→「Next」3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项：(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件(2) Fitter 器件资源利用情况，引脚分配情况等(3) Assembler 连线各元件(4) Timing Analyzer 时间分析三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真1、建立仿真文件「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」2、选择输入输出引脚Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」处选择「Pins:all」，再按下「 >>」将所有选中的引脚添加到“Seleted Nodes”框，点「OK」→「OK」完成引脚添加。
可通过右键修改引脚的显示方式、属性、初始值等参数。
QUARTUS II 的使用方法
1. 建立新工程。 菜单“file/new project wizard…”命令，弹出下图1所示的对话框，分别输入 新工程所在的路径、工程名字和顶层实体的名字。其中，工程名字和顶层实 体的名字必须相同。
图1
输入完名字后，点击“next”钮，如果新工程的路径不存在，则会提示创建 该路径，点击“是（Y）”，即可创建该路径。
图14
点击图14中的“OK”钮。返回“Insert Node or Bus”对话框。此时，在 “Name”和“Type”栏里出现了“Multiple Items”。如图15所示。
图15
点击图15中的“OK”钮。选中的输入信号被添加在矢量波形编辑窗口中，如 图16所示。
图16
根据需要，设置各输入信号的波形，设置完后，如图17所示。
图5
2. 建立Verilog HDL File文件
菜单“file/new…”命令，弹出如图6所示的对话框，选择“Verilog HDL File”，点击“OK”钮。
图6
在图7所示的HDL程序编辑窗口中输入Verilog 语言的源程序。
必须与图1中的顶层 实体的名字相同。
图7 保存文件，菜单“File/Save”命令，文件名默认与工程名相同，扩展名为.v。 点击“保存”钮。
图20
5. 时序仿真 菜单“Assignmengs/ Setting….”命令，弹出如图21所示对话框。选择 “Simulation mode”为“Timing”。点击“ok”钮。
图21
执行“ Processing/ Start simulaiton”命令，开始时序仿真。结果如图22所 示。功能仿真结果是考虑器件延时的输出结果。
图19
quartusII使用
编辑并保存 VHDL 文件，文件名为实体名。
三、编译 VHDL 文件。 单击processing下的start compliation。如编译不通过，在信息窗口可看到错误提示。
四、仿真： 仿真：
可进行功能仿真和时序仿真。 1 建立仿真波形文件，单击file － new－Vector Waveform File－ok，打开波形编辑器
一、启动quartusII 启动quartusII
二、利用向导建立一个新项目
1 指定设计项目 • 在D盘新建文件夹，如：d:\test 盘新建文件夹， 盘新建文件夹 • 双击 双击quartusII • 新建一个project，单击file － new－New quartus project－ok 新建一个 ，单击 － －
ห้องสมุดไป่ตู้
在对话框中填入路径， 名称， 结束。 在对话框中填入路径，和project名称，finish结束。 名称 结束 注意：顶层设计实体名必须和顶层文件名、工程名称相同。 注意：顶层设计实体名必须和顶层文件名、工程名称相同。
2 建立编辑VHDL文件 在project下新建一个vhdl文件，单击file － new－VHDL File－ok
后面步骤是对器件进行配置，将设计文件下载到PLD中，由于无下载设备，无法完成。 点击processing菜单下的compilation report 弹出如下窗口，点击fitter－pin-out file，可以 看到输入输出端口的管脚分配。
6 设置仿真类型，建立功能仿真网表。 回到vhdl编辑器下，单击processing下的Simulator Tool，选择仿真类型（功能仿真）， 并点击创建仿真网表。网表创建后点击Start开始仿真，运行完成关闭窗口。
QuartusII使用-原理图输入步骤
下载完成后，检查是否有错误信息，如有需要，根据 错误提示进行相应的处理。
谢谢观看
配置引脚分配
根据目标板上的可用引脚，为设计中的各个模块分配引脚。
开始编译
点击“开始编译”按钮，Quartus II将开始对原理图进行编译。
在编译过程中，可以实时查看编译进度和状态信息。
查看编译结果
01
编译完成后，Quartus II将显示编译结果，包括成功、警告和错 误信息。
02
根据编译结果，检查是否存在错误或警告，并相应地调整设计
或编译设置。
如果存在错误，可以查看错误详细信息，以便定位问题并进行
03
修复。
06
下载到 FPGA 设备
选择合适的下载方式
JTAG
通过JTAG接口进行下载，适用于大多数FPGA设备。
USB Blaster
使用USB Blaster进行下载，适用于Altera FPGA设备。
PCIe
通过PCIe接口进行下载，适用于某些高性能FPGA设备。
导出文件
将原理图导出为所需的文件格 式，如PDF、PNG等。
02
创建新项目
选择合适的项目类型
数字逻辑设计
适用于基本的数字逻辑电路设计，如 门电路、触发器等。
微处理器设计
适用于基于微处理器的系统设计，如 单片机、DSP等。
FPGA设计
适用于基于FPGA的硬件设计，如数 字信号处理、图像处理等。
嵌入式系统设计
03
打开原理图编辑器
启动原理图编辑器
打开Quartus II软件，点击"File"菜单， 选择"New" -> "Schematic File"。
Quartus_II_软件的使用
Quartus_II_软件的使用Quartus II 软件的使用入门4(1Quartus II 简介Quautus II是Altera 公司的综合性PLD开发软件,支持原理图、VHDL、Verilog-HDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整的PLD设计流程。
它支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
对EDA第三方工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
在本教程中使用的Quartus II的版本为5.0 。
4(1(1 设计工作流程Quartus II 的设计流程图如图所示。
设计输入设计编译功能仿真时序仿真硬件配置与验证图 Quartus II 的设计流程图用户首先对所做项目进行设计，明确设计目的、设计要求。
然后利用原理图输入方式或文本输入方式进行设计输入。
输入完成后进行编译，若编译过程中发现错误，则应检查设计输入以修改错误，直至没有错误产生。
编译完成后进行仿真，检查是否达到了设计要求，若未达到要求，需重新检查设计输入及编译过程，不断迭代、收敛直至满足设计要求。
最后将设计配置到目标器件中进行硬件验证与测试。
4(1(2 Quartus II 的图形用户界面Quartus II 的图形用户界面如图所示，从图中可以看出共有以下几个子窗口。
编辑输入窗口项目导航窗口状态窗口消息窗口图 Quartus II软件的图形用户界面1( Project navigator 项目导航窗口项目导航窗口包括3个可以切换的标签:Hierarchy标签用于层次显示，提供了逻辑单元、寄存器、存储器使用等信息;File和Design Units 提供了工程文件和设计单元的列表。
2( 编辑输入窗口设计输入的主窗口，无论原理图还是硬件描述语言编译、仿真的报告都显示在这里。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
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1.建立新工程 1.建立新工程
1）指定工程名称 File→New Project Wizard
单击Nect
新工程的文件夹名
工程名
顶层实体名
注：工程名 要与顶层实 体名相同！ 体名相同！ 如果文件夹不存 在，系统会提示 用户是否创建该 文件夹！ 文件夹！
1）功能仿真
单击Assignments菜单下的setting，弹出
单击
பைடு நூலகம்
软件默认的 是“Timing” 选项
选择
单击
设置完成后需要生成功能仿真网络表。 单击“Processing”菜单下的“Generate Functional Simulation Netlist”
单击
单击
2）时序仿真
单击
用户需制定目 标器件
封装类型 引脚数量
速度等级
4）选择第三方EDA工具 ）选择第三方EDA工具
5）结束设置
建立的工程名称、选 择的器件和选择的第 三方工具等信息如果 无误的话则可单击 “Finish”
2.建立文件 2.建立文件
File→New或使用快捷键Ctrl+N，弹出
双击”VHDL File”
3.输入代码 3.输入代码
4.保存文件 4.保存文件
单击保存文件按钮 。在默认情况下， “文件名”（N）的文本编辑框中为工程的名 称“selest_2”，单击“保存”按钮，即可保 存文件。
5.编译工程 5.编译工程
单击编译按 钮开始编译
6.建立矢量波形 6.建立矢量波形
File→New，弹出
双击
7.添加引脚或节点 7.添加引脚或节点
弹出“Insert Node or Bus”对话框。
单击
单击
单击
单击
8.编辑输入信号并保存文件 8.编辑输入信号并保存文件
单击
编辑输入信号
9.仿真波形 9.仿真波形
仿真分为功能仿真和时序仿真，也称前 仿真和后仿真。功能仿真是忽略延时后的仿 真，是最理想的仿真；时序仿真是加上了一 些延时的仿真，是最接近于实际的仿真。在 设计中，通常先做功能仿真验证逻辑的正确 性，后做时序仿真验证时序是否符合要求。
Quartus II软件的开发流程 II软件的开发流程
设计输入 综合 功耗分析 布局布线 时序分析 设计输入 仿真 编程和配置 调试 工程更改管理
Quartus II软件的用户界面 II软件的用户界面
标题栏 菜单栏 工具栏 资源管 理窗口 工程工作区
编辑状态 显示窗口
信息显 示窗口
文本编辑的操作步骤
Quartus II的使用 II的使用
Quartus II 软件概述
Quartus II 是 Altera 公 司 在 21 世 纪 推 出 的 FPGA/CPLD 开 发 环 境 ， 是 Altera 前 一 代 FPGA/CPLD集成开发环境MAX+Plus II的更 新换代产品，其功能强大，界面友好，使用 便 捷 。 Quartus II 软 件 集 成 了 Altera 的 FPGA/CPLD开发流程中所涉及的所有工具和 第三方软件接口。通过使用此开发工具，设 计者可以创建、组织和管理自己的设计。
单击Next
2）选择需要加入的文件和库
如果此设计包括其他 设计文件，可以在 “ File name” 的 下 拉 菜单中选择文件，或 者单击“Add All”按钮 加入该目录下的所有 文件。如果需要用户 自定义的库，则单击 “User Libraries”按钮 来选择。
3）选择目标期间
系统会自动给所设 计的文件分配一个 器件