VIA笔试经历文档
集成电路版图设计笔试面试大全
集成电路版图设计笔试面试大全1. calibre语句2. 对电路是否了解。
似乎这个非常关心。
3. 使用的工具。
, 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图绘制和DRC，LVS，ERC等后端验证4. 做过哪些模块其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接5. 是否用过双阱工艺。
工艺流程见版图资料在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。
制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。
双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。
N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。
总体原则是模拟电路应该以模拟信号对噪声的敏感度来分类。
例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。
这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。
威盛ASIC笔试题及心得文档
威盛ASIC笔试题及心得文档Written test questions and experience documents of via ASIC威盛ASIC笔试题及心得文档前言：个人简历是求职者给招聘单位发的一份简要介绍，包括个人的基本信息、过往实习工作经验以及求职目标对应聘工作的简要理解，在编写简历时，要强调工作目标和重点，语言精简，避免可能会使你被淘汰的不相关信息。
写出一份出色的个人简历不光是对找工作很有用处，更是让陌生人对本人第一步了解和拉进关系的线。
本文档根据个人简历内容要求和特点展开说明，具有实践指导意义，便于学习和使用，本文下载后内容可随意调整修改及打印。
1、用给出的一些门电路，搭出表达式output=en_try? ennomask : en这一表达式entry，en,nomask是输入2、给出电路，将时钟域1的脉冲传到时钟域2，两个时钟域的关系未知3、给出三分频的电路4、用pmos和nmos表示f＝ab＋cd（表达式与原题有点出入，记不清了，大概就这个意思）5、两段verilog程序，判断哪一段会产生latch，并修改6、给出了电路图，问在做dft测试时可能产生什么问题，并修改7、给了张电路图，是功放与d触发器相连，问如何减少功耗（这个我一点都不懂）8、触发器s1、组合电路c1、触发器s2、组合电路c2依次相连，问的是时延、时钟等之间的关系（是不是要考虑hold，setup时间呢？）9、这个实在想不出了：（10、用方块表示cpu，硬盘，显卡，南桥（iobridge），北桥（memory bridge），usb控制器，键盘，内存，画出计算机的结构。
11、关于计算机内存页面管理的东西，画图示意虚拟地址与物理地址的关系，简单介绍块表可怜我都不会做贴贴题目积攒一下rp，祝xdjm们好运先说说题目吧第一题：给你一堆逻辑门再给你一个逻辑表达式，让你用这些门实现这个表达式第二题：关于时钟域的，要求把一个时钟域中的信号传递到另外一个时钟域中第三题：画出三分频1：1的电路图第四题：用pmos和nmos搭出一个表达式，表达式中只有与和或第五题：两个verilog代码，问哪个编译的时候会产生latch，如何修改才能去掉第六题：给你个逻辑电路图，问会有什么问题，该如何修改第七题：给一个电路图，问如何修改才能使功耗最低，但功能不变第八题：给一个电路图，两个flip－flop，两个逻辑门窜联，输出信号反馈回来已知门的延时和flip-flop所加时钟的skew问正常工作的时钟需要满足什么条件第九题：忘记了，谁补充一下吧第十题：画出计算机体系结构简图第十一题：问的使关于虚拟内存和物理内存再说说感受：1、我硕士做一些数字电路的设计和仿真，用vhdl多一些，这个职位和我硕士的工作不是很对口，但是上海没有逻辑的职位，因此就申了这个2、via严重鄙视vhdl，写代码的读代码的全部是verilog3、该职位要求有比较扎实的数字电路知识4、要求对个人计算机的结构和原理有一定的认识5、题目比较有针对性，应该是针对他们工作的需要，因此只要有一部分会做就可以了，好累啊～要面两次，第一次是技术面试，有些技术问题，不过我看去面我的都是win ce的行家，被我一句话把他们关于wince的问题都噎回去了 ^_^只好问windows的，关于进程通讯，进程访问空间，......很明显他们对windows知道的也不多，第二次是一个以前做过research的，不知道现在干吗，最后谈了一下我什么时候可以上班，我说是明年4月肯定可以。
威盛VIA笔试题汇集
应试者１：既然考过了，给后人做点贡献吧。
考题一共七套，应聘不同的职位采用不同考题。
其实这欧都不知道，早上记起有威盛的笔试，隐约记得好像是9点。
到了一看，发现不到30人，当时心里还说，怪不得选这么小的教室，有道理，呵呵！后来才知道笔试时间是而且后面来了很多人，四个人的桌子坐了5，6 个人还有很多兄弟站着答题，即使这样，还有很多人没地方，结果没让他们考试。
这也罢了，考到一半居然有人进来轰人，真是faint。
考场才知道，于是随便选了一个logic。
一共十道题，1.写你最近遇到的一个问题及解决方法，可以是工作上和生活上的任何事情英文做答。
ea sy，当作英文小短文写了。
2.有点忘了，好像是说除了ICs以外，还有一些什么东西的主要作用（忘了）3.设计一个全加器4.用CMOS技术画出用verilog表示的z=s?A:B的结构图。
5.也是跟verilog有关的，好像是给出时序，输入，设计什么东西之类的，也记不太清！6.给一个黑匣子，有输入X，时序CK，输出Y，给定settime Y和xxxtime Z，问Y或者Z或者Y+Z能否为negative time,why?应该是这样的7.给你一堆名词，举例他们的作用。
有PCI、ECC(?)、DDR、interrupt、pipeline8.好像是设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数EDA中国门户网站[+J/c c8Z I n"d给出详细的设计步骤和方法，画出框图，什么输入输出什么的自己定EDA中国门户网站v a w |/h9.10被轰出了教室，没看个人感觉：考试及其混乱，可以看书，也经常有人相互交流。
这么多人居然着这么小一个教室，还考到一半被人轰了出来，真是让我对威盛的印象大打折扣。
应试者２1一个四级的Mux,其中第二级信号为关键信号如何改善timing2一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3卡诺图写出逻辑表达使...4用逻辑们画出D触发器5给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素同时给出表达式6c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)7 cache的主要部分什么的8 Asic的design flow....应试者３EDA中国门户网站-^9V m h Q X u4O首先感到他们的HR部门比较差，也许根本没有HR部门，因为昨天开始发笔试名单，用e-ma il发的，但很多同学没收到，但其实是有笔试资格的。
微电子笔试题
亚稳态Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
如果hold time不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。
建立时间是指在时钟边沿前，数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现亚稳态(metastability)的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
在数字集成电路中，触发器要满足setup/hold的时间要求。
当一个信号被寄存器锁存时，如果信号和时钟之间不满足这个要求，Q端的值是不确定的，并且在未知的时刻会固定到高电平或低电平。
这个过程称为亚稳态（Metastability）。
一些关于微电子方面的笔试题（zz)1.FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点.2.建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
微电子笔试(笔试和面试题)
第一部分：基础篇（该部分共有试题8题,为必答题，每位应聘者按自己对问题的理解去回答，尽可能多回答你所知道的内容。
若不清楚就写不清楚）。
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
模拟信号，是指幅度随时间连续变化的信号。
例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。
数字信号，是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。
这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。
在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。
FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
2、你认为你从事研发工作有哪些特点？3、基尔霍夫定理的内容是什么？基尔霍夫电流定律:流入一个节点的电流总和等于流出节点的电流总和。
基尔霍夫电压定律:环路电压的总和为零。
欧姆定律: 电阻两端的电压等于电阻阻值和流过电阻的电流的乘积。
4、描述你对集成电路设计流程的认识。
5、描述你对集成电路工艺的认识。
把电路所需要的晶体管、二极管、电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，再用适当的工艺进行互连，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。
求职记2：已经通过创维笔试啦,明天最后复试咯
求职记2：已经通过创维笔试啦，明天最后复试咯求职记2：已经通过创维笔试啦，明天最后复试咯21日晚23：10终于到了创维的笔试通知，开心的睡了半个好觉，哈哈，因为不像前天晚上一样等到半夜了。
今天一早6：30就起了，先赶到南理工，扬皓光电的一个笔试，本来公司是准备宣讲会结束后再组织笔试的，我跟那个老头经理讲了下情况，他就安排我先考试了，英文和逻辑的，还有推理题，有点难，蒙了，最后两个没做出来，看看时间已经9：35了，来不及了，就不做了吧，交卷了，老头跟我笑笑，“要走了是吧？”“恩，做的不好呢，请多包涵……”奔出南理工，我直接打车去东大了，还好赶上了，接着就是考试，两部分，第一个60分钟，是类似公务员考试的题，甚么都有那种，推理，判断，英语，法律，政治……反正感觉做的还可能吧，就几题是蒙的那种；第二个15分钟，是开放性问题，“谈谈自己经历的.一次最大的挫折或失败，说明你的承受能力”，这个问题，我想想还是写的高考，因为确实是我人生最大的一次挫折，然后写自己怎样重拾信心这类，为了增强感染力，还加了些议论成分，呵呵……考完，交卷，回来了。
出来教室时，遇到昨天其中一个面试的考官，我有意的跟她说“觉得自己考的还不错”，她笑道“真的？那安心回去等通知吧”13：05到学校了，小休息……20：51收到创维通知了，“恭喜你通过创维集团营销总部的笔试，请予23日19：00到东南大学健雄院一楼会议室参加复试。
收到请回复。
”1/ 2哈哈，小有成就得感觉，有些希望了吧。
不过还是要准备的，虽说自信不可少，但还是要重视自己的对手。
加油，加油，不要再终点前摔倒！！！Do yourbest!!!【求职记2：已经通过创维笔试啦，明天最后复试咯】2/ 2。
我的笔试经历
我的笔试经历以下文章为网络收录：嗯，两个都是超个性的公司。
汉略宣讲只要投简历，就会拿到笔试通知。
而青牛的宣讲，直接就是笔试现场—_______—!下午青牛，2个小时；晚上汉略，三个小时。
青牛：综合题+语言题1.视图的优点？建立视图的基本语法结构？A： 1）视图对于数据库的重构造提供了一定程度的逻辑独立性。
数据的逻辑独立性是指数据库重构造时，如数据库扩大(增加了新字段，新关系等)，用户和用户程序不会受影响。
2）简化了用户观点。
视图的机制使用户把注意力集中在他所关心的数据上。
若这些数据不是直接来自基本表，则可以定义视图，从而使用户眼中的数据结构简单而直接了当，并可大大简化用户的数据查询操作，特别是把若干表连接在一起的视图，把从表到表所需要的连接操作向用户隐蔽了起来。
3）视图机制使不同的用户能以不同的方式看待同一数据。
4）视图机制对机密数据提供了自动的安全保护功能。
可以把机密数据从公共的数据视图(基本表)中分离出去，即针对不同用户定义不同的视图，在用户视图中不包括机密数据的字段。
这样，这类数据便不能经由视图被用户存取，从而自动地提供了对机密数据的保护。
视图的基本语法结构：使用CREATE VIEW语句，其语法结构如下：CREATE VIEW view_name [(column ][,...n])]ASselect_statement其中view_name为要建立的视图的名称，而AS子句后面的就是建立视图的查询语句。
而此语句有以下限制：不能包含ORDER BY、COMPUTE和COMPUTE BY等子句；不能包含INTO关键字；不能涉及临时表。
2.软件开发中，XML的用途？XML即Extensible Markup Language(可扩展标记语言)。
优点：可扩展性；灵活性；自描述性；简明性；......XML 的主要目的是在网站上透过服务器与浏览器程序来传输信息，XML 也被设计来供其它型式的软件使用。
VIA迈瑞笔试题和答案3
VIA迈瑞笔试题和答案31。
解释setup和hold timeviolation，画图说明，并说明解决办法。
建立时间和保持时间图1建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（holdtime）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
pLD/FpGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2）2。
说说静态、动态时序模拟的优缺点。
动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。
随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。
动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。
但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(criticalpaths)，因为输入矢量未必是对所有相关的路径都敏感的。
静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。
它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。
静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。
它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。
因此，静态时序分析器在功能和性能上满足了全片分析的目的。
3。
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VIA笔试经历文档
Via written test experience document
VIA笔试经历文档
前言：个人简历是求职者给招聘单位发的一份简要介绍，包括个人的基本信息、过往实习工作经验以及求职目标对应聘工作的简要理解，在编写简历时，要强调工作目标和重点，语言精简，避免可能会使你被淘汰的不相关信息。
写出一份出色的个人简历不光是对找工作很有用处，更是让陌生人对本人第一步了解和拉进关系的线。
本文档根据个人简历内容要求和特点展开说明，具有实践指导意义，便于学习和使用，本文下载后内容可随意调整修改及打印。
刚才去参加via的笔试，这是我的第一次笔试经历，我应聘的是硬件架构设计部（graphics/videoalgorithums engineer/graphics architect）。
liuqingwei也参加这次笔试，只是他应聘的是software engineer。
各个部门的题目都不相同，所以这里我只贴一下我的题目
有六道大题，回答要求是英文的，由于题目是英文的，并且有很多问题我不了解，所以可能有表述不正确的地方
一、五个小题
1、似乎是关于3维曲线拟和的问题及数据的过滤
2、关于win api中的opengl函数
3、说出固定小数表示和浮点小数表示的优缺点
4、说出显卡可以优化哪些mpeg中的计算
5、说出bezier和b-spline曲线的区别
我只做了5，其他的都不知道
二、写个函数判断一个数是不是2的次方。
这个题目还算简单，可能是我作的最好的一道了
三、用c++写一个函数求三个输入中最大的一个，要求用template （sigh，关于template已经忘记了）
四、题目告诉你ieee 16和32浮点数表示的规范要求将-0.25分别用ieee 16和32表示，并写一个c++函数将输入的ieee 16表示转化为ieee 32的表示。
这道题应该也作的还可以，因为对ieee的浮点数表示本来就知道一些
五、用c写一个函数f（x） = x * 0.5要求只能用整数操作，并且似乎对函数的调用有特别的要求。
也就是说函数的输入参数和输出的格式需特别注意。
这道题目有明显的错误，所以没有作。
监考的是hr部门的，问了也是白问，呵呵
六、两道证明题，选作一题
1、关于一个2维向量关于另一个向量作镜面反射的
这道题很简单的，相信大部分人都知道。
只是题目的表述很奇怪
2、关于3维空间中一个平面的变换问题
题目的表述有明显的问题，所以也没有作
总的感觉是，似乎比较注重位运算，还有就是c和c++的基本编程以及关于图象处理的基本知识，希望liuqingwei作的比我好
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